一種新型嵌入式封裝及封裝方法
【技術領域】
[0001]本發明涉及一種半導體封裝技術，具體涉及一種采用預填塑封料的引線框架、硅或預制芯片以及銅金屬片的新型嵌入式封裝及封裝方法。
【背景技術】
[0002]如圖1所示，NXP公司出品了一個嵌入式功率場效應晶體管(power M0SFET)技術，其中功率場效應晶體管(MOSFET) 11兩面分別設有電鍍層(上電鍍層12和下電鍍層13)，上電鍍層12間隔設有漏極區121、柵極區122和源極區123，其中上電鍍層12的柵極區122和源極區123分別連通功率MOSFET的柵極和源極。而上電鍍層的漏極121區連接下電鍍層13，將功率MOSFET的漏極通過上電鍍層12與下電鍍層13的連接引至上電鍍層的漏極區121，從而使實現功率MOSFET器件的漏極、柵極和源極都設置在一個面上，便于封裝，同時可將芯片封裝做的更薄。NXP公司的該嵌入式功率場效應晶體管芯片中，場效應晶體管芯片的厚度為150微米，芯片焊錫貼片在36微米的銅箔上，整個封裝厚度為200微米，尺寸為3.2毫米X 3.2毫米。
[0003]如圖2所示，AOS公司出品了一種設有引線框架(Ieadframe)21、金屬片(clip)22和預制芯片(pre-molded chip)的多芯片(multi chip)功率MOSFET封裝技術。底層設置引線框架21，芯片二 24和芯片三25設置在引線框架21上，芯片二 24和芯片三25上設置有金屬片22，金屬片22上設有芯片一 23。金屬片22與引線框架21電路連接，芯片三25為預制芯片，其設有厚度為100微米的倒裝硅芯片(silicon flip bond)，芯片二 24和芯片三25通過金屬片22鍵合連接，芯片一為集成電路芯片，其通過金線鍵合連接至引線(lead)。整個封裝厚度為1.1毫米，尺寸為3.5毫米X 5毫米。
[0004]NXP公司的封裝技術雖然具有可實現柔性封裝設計；實現很薄的封裝工藝；在該種平臺下更容易實施系統級封裝(SIP)等優點，但其缺點在于，沒有良好的性能表現，該器件的阻值為7到8毫歐；對于高功率器件發熱現象嚴重。
[0005]上述AOS公司封裝技術的優點在于:具有較好的電性能和熱性能；通過使用預制芯片實現較薄的裸片封裝(thin die package);和傳統的封裝工藝具有良好的兼容性。然而其缺點在于，由于打線的線弧高度和堆積式的結構，其工藝無法實現較薄的封裝；在之后的工藝流程中非常難以實現系統級封裝(SIP);由于打線(wire bond)的工藝限制無法實現柔性(flexible)的封裝設計；；在助焊劑清潔工藝后對打線(WB)造成難度大、封裝良率低、成本高、不靈活的問題；引線框架的復雜結構以及在高溫封裝工藝中引起的翹曲變形也會導致塑封溢料(mold flash)的問題；功率芯片與邏輯芯片互連需要采用昂貴的金線，成本太高。

【發明內容】

[0006]本發明提供一種新型嵌入式封裝及封裝方法，在多芯片連接的功率場效應晶體管與邏輯芯片混合器件中實現高電性能表現和柔性封裝，通過降低導通電阻降低功率損失，具有更好的熱管理性能，可進行系統級封裝，可靠性好，成本低，尺寸緊湊。
[0007]為實現上述目的，本發明提供一種新型嵌入式封裝，其特點是，包含:
預填塑封料的引線框架，及設置其上的若干芯片；
若干引腳，圍繞上述引線框架分布設置；
引線框架上的塑封材料，填充引線框架鏤空結構，使引線框架形成一平面無鏤空整體；
金屬片，設置在若干芯片中的部分芯片上，該些芯片通過金屬片電性連接；金屬片一端電性連接至引腳；
第一層壓層，其包覆在上述芯片、引線框架、金屬片和引腳上；
對應上述引腳、以及各個芯片中用于連接各個引腳的區域處，第一層壓層設有由芯片或引腳的表面至第一層壓層外表面的過孔；
各個過孔中電鍍填充金屬，形成導電結構；
各個芯片需連接引腳的區域上的導電結構與該些區域分別對應的引腳上的導電結構電性連接；或者，各芯片與其他芯片之間通過對應導電結構電性連接。
[0008]若干上述芯片包含有第一芯片、第二芯片和第三芯片。
[0009]上述第一芯片為邏輯芯片。
[0010]上述第一芯片通過環氧粘結在引線框架上，頂部通過若干導電結構分別連接至對應引腳。
[0011]上述第二芯片為MOSFET功率芯片。
[0012]上述第二芯片的底部漏極電性連接引線框架，頂部柵極和頂部源極通過導電結構分別連接至對應引腳。
[0013]上述第三芯片為MOSFET功率倒裝芯片。
[0014]上述第三芯片底部柵極和源極分別設有焊球，通過焊球電性連接弓丨線框架。
[0015]上述引線框架對應連接第三芯片柵極處設有柵極弓I腳，第三芯片柵極處的焊球連接在該柵極引腳上。
[0016]上述引線框架包含有分離設置的第一載片臺和第二載片臺，第一芯片與第二芯片設置在第一載片臺上；第三芯片設置在第二載片臺上。
[0017]上述金屬片設在上述第二芯片的漏極和第三芯片的源極上，第二芯片的漏極和第三芯片的源極通過金屬片電性連接。
[0018]上述金屬片為具導電性質的金屬片。
[0019]上述金屬片為銅片或鎳片。
[0020]上述第一層壓層為PP層。
[0021]上述第一層壓層上還設有第二層壓層，該第二層壓層包覆在上述導電結構及其延伸部分上。
[0022]上述第二層壓層為PP層。
[0023]上述過孔設為錐形，連接芯片或引腳表面一端的口徑小于第一層壓層外表面一端的口徑。
[0024]上述第一層壓層表面上還鋪設有散熱金屬箔，該散熱金屬箔所設的位置與金屬片和/或芯片相對應。
[0025]上述散熱金屬箔采用具良好導熱特性的金屬。
[0026]上述散熱金屬箔采用銅或鋁。
[0027]上述第一層壓層與第二層壓層之間還堆疊設有若干層中間層壓層。
[0028]上述中間層壓層設有電子器件。
[0029]一種上述的新型嵌入式封裝的封裝方法，其特點是，該方法包含以下步驟:
芯片貼片設置在預填塑封料的引線框架上，并在設置完成的芯片、引線框架和引腳上鋪設第一層壓層；
對應芯片需連接引腳的區域及所對應的引腳處，第一層壓層分別鉆過孔，并在各個過孔中電鍍形成導電結構，該導電結構由芯片或引腳表面延伸至第一層壓層表面；
各個芯片需連接引腳的區域上的導電結構與該些區域分別對應的引腳上的導電結構電性連接；或者，各芯片與其他芯片之間通過對應導電結構電性連接。
[0030]第一層壓層鉆過孔前，在第一層壓層上預先層壓一層導電層；
在過孔中形成所述導電結構后，對導電層進行蝕刻，以形成芯片及其對應引腳或其他芯片的導電結構之間的電性連接線路。
[0031]鋪設第一層壓層時，該第一層壓層上單面具有金屬箔；在過孔中形成導電結構后，對金屬箔進行蝕刻，以形成芯片及其對應引腳或其他芯片的導電結構之間的電性連接線路。
[0032]導電結構之間完成電性連接后，在第一層壓層上鋪設第二層壓層，該第二層壓層包覆導電結構及其電性連接的線路。
[0033]在鋪設第一層壓層前，在若干功率芯片上設置金屬片，以實現各功率芯片之間電性連接，金屬片還電性連接至相應引腳。
[0034]本發明一種新型嵌入式封裝及封裝方法和現有技術的多芯片封裝技術相比，其優點在于，本發明將多芯片安裝在預填塑封料的引線框架上，并被嵌入包覆在層壓層中，通過金屬片連接各個MOSFET功率芯片，通過過孔電鍍金屬實現功率芯片，集成電路芯片和引腳的互連，實現功率芯片和邏輯芯片的混合集成；降低了封裝厚度，單芯片層可控制在650微米以內，堆棧芯片厚度可控制在900微米以內；通過金屬層的互連加強了散熱性能，實現了更好的熱性能和電性能；預填塑封料引線框架和層壓層的設計便于完成柔性功率和邏輯混合設計；具有三維堆疊能力可進行系統級封裝；預填塑封料引線框架對貼片的焊錫位置具有固定作用，可以預防焊錫橋連，提高了焊接品質；同時預填塑封料引線框架作為一個閉合無鏤空的結構，可以很好的實現層壓工藝。
【附圖說明】
[0035]圖1為現有技術中嵌入式功率場效應晶體管的封裝結構示意圖；
圖2為現有技術中預制引線框架的多芯片封裝結構示意圖；
圖3為本發明新型嵌入式封裝在實施例一的結構示意圖；
圖4為實施例一圖3中A-A的剖視圖；
圖5為實施例一圖3中B-B的剖視圖；
圖6為本發明新型嵌入式封裝方法中第二芯片和第三芯片貼片示意圖；
圖7為