降低mos晶體管gidl電流的方法
【技術領域】
[0001]本發明涉及一種半導體集成電路制造工藝方法，特別是涉及一種降低MOS晶體管GIDL電流的方法。
【背景技術】
[0002]在MOS晶體管器件中，柵誘導漏極泄漏電流(gate-1nduce drain leakage，GIDL)對MOS器件的可靠性影響較大。
[0003]MOS晶體管中引發靜態功耗的泄露電流主要有:源到漏的亞閾泄露電流，柵泄露電流，發生在柵漏交疊區的柵致漏極泄露GIDL電流。在這些泄露電流中，電路中器件處于關態或者處于等待狀態時，GIDL電流在泄露電流中處主導地位。
[0004]當柵漏交疊區處柵漏電壓很大時，交疊區界面附近硅中電子在價帶和導帶之間發生帶帶隧穿形成電流，我們把這種電流稱之為GIDL隧穿電流。隨著氧化層越來越薄，GIDL電流急劇增加。
[0005]對MOS晶體管而言，降低此泄露電流的一個很有效的方法是降低表面電場。
【發明內容】
[0006]本發明所要解決的技術問題是提供一種降低MOS晶體管GIDL電流的方法，能降低漏端硅表面電場，降低GIDL電流。
[0007]為解決上述技術問題，本發明提供的降低MOS晶體管GIDL電流的方法包括如下步驟:
[0008]步驟一、在半導體襯底表面依次形成柵介質層和多晶娃層；
[0009]步驟二、采用光刻工藝形成第一光刻膠圖形定義出MOS晶體管的多晶硅柵形成區域；以所述第一光刻膠圖形為掩膜對所述多晶硅層進行刻蝕形成所述MOS晶體管的多晶硅柵；
[0010]步驟三、以所述第一光刻膠圖形為掩膜對所述柵介質層進行刻蝕，刻蝕后將所述多晶硅柵區域外的所述柵介質層都去除；
[0011]步驟四、以所述第一光刻膠圖形為掩膜對所述半導體襯底進行刻蝕，刻蝕后所述多晶硅柵區域外的半導體襯底表面低于所述多晶硅柵底部的半導體襯底表面；
[0012]步驟五、進行氧化工藝，該氧化工藝在所述多晶硅柵側壁以及所述多晶硅柵底部的所述半導體襯底側壁形成側壁氧化層；通過位于所述多晶硅柵底部的所述半導體襯底側壁的所述側壁氧化層來降低所述MOS晶體管的GIDL電流；
[0013]步驟六、進行輕摻雜漏注入，源漏注入。
[0014]進一步的改進是，所述半導體襯底為娃襯底。
[0015]進一步的改進是，所述柵介質層為柵氧化層。
[0016]進一步的改進是，步驟四中的所述半導體襯底的刻蝕量越大，步驟五中所述多晶硅柵底部的所述半導體襯底側壁形成的側壁氧化層的高度越大，所述MOS晶體管的GIDL電流越小。
[0017]進一步的改進是，步驟四中的所述半導體襯底的刻蝕量為小于等于500埃。
[0018]進一步的改進是，步驟六的所述輕摻雜漏注入之后、所述源漏注入之前還包括在所述多晶硅柵側面形成氮化硅側壁的步驟。
[0019]本發明通過在多晶硅柵刻蝕完成后采用相同的光刻膠圖形進行柵介質層的刻蝕以及底部的半導體襯底的刻蝕，之后進行氧化形成多晶硅柵的側壁氧化層時多晶硅柵底部的半導體襯底側壁也被氧化，使得最終形成的側壁氧化層高度增加，位于所述多晶硅柵底部的所述半導體襯底側壁的所述側壁氧化層能降低漏極端的半導體襯底表面的電場強度，從而能降低所述MOS晶體管的GIDL電流。
[0020]另外，本發明通過增加柵介質層和半導體襯底刻蝕即可實現，工藝成本低。
【附圖說明】
[0021]下面結合附圖和【具體實施方式】對本發明作進一步詳細的說明:
[0022]圖1是本發明實施例方法流程圖；
[0023]圖2A-圖2B是本發明實施例方法各步驟中器件結構圖；
[0024]圖3A是現有方法形成的器件結構仿真圖；
[0025]圖3B是本發明實施例方法形成的器件結構仿真圖；
[0026]圖3C是對圖3A和圖3B中切線位置處的電場強度的仿真圖。
【具體實施方式】
[0027]如圖1所示，是本發明實施例方法流程圖；如圖2A至圖2B所示，是本發明實施例方法各步驟中器件結構圖；本發明實施例降低MOS晶體管GIDL電流的方法包括如下步驟:
[0028]步驟一、如圖2A所示，在半導體襯底I表面依次形成柵介質層2和多晶硅層。
[0029]較佳選擇為，所述半導體襯底I為硅襯底。所述柵介質層2為柵氧化層。
[0030]步驟二、如圖2A所示，采用光刻工藝形成第一光刻膠圖形定義出MOS晶體管的多晶硅柵3形成區域；以所述第一光刻膠圖形為掩膜對所述多晶硅層進行刻蝕形成所述MOS晶體管的多晶硅柵3。
[0031]步驟三、如圖2A所示，以所述第一光刻膠圖形為掩膜對所述柵介質層2進行刻蝕，刻蝕后將所述多晶硅柵3區域外的所述柵介質層2都去除。
[0032]步驟四、如圖2A所示，以所述第一光刻膠圖形為掩膜對所述半導體襯底I進行刻蝕，刻蝕后所述多晶硅柵3區域外的半導體襯底I表面低于所述多晶硅柵3底部的半導體襯底I表面。
[0033]步驟五、如圖2B所示，進行氧化工藝，該氧化工藝在所述多晶硅柵3側壁以及所述多晶硅柵3底部的所述半導體襯底I側壁形成側壁氧化層4 ;通過位于所述多晶硅柵3底部的所述半導體襯底I側壁的所述側壁氧化層4如圖2B中虛線框4a所示來降低所述MOS晶體管的GIDL電流。
[0034]步驟四中的所述半導體襯底I的刻蝕量越大，步驟五中所述多晶硅柵3底部的所述半導體襯底I側壁形成的側壁氧化層4即側壁氧化層4a的高度越大，所述MOS晶體管的GIDL電流越小。較佳選擇為，步驟四中所述半導體襯底I的刻蝕量為小于等于500埃。
[0035]步驟六、進行輕摻雜漏注入，源漏注入。較佳為，步驟六的所述輕摻雜漏注入之后、所述源漏注入之前還包括在所述多晶硅柵3側面形成氮化硅側壁的步驟。
[0036]如圖3A所示，是現有方法形成的器件結構仿真圖；如圖3B所示，是本發明實施例方法形成的器件結構仿真圖；為了便于比較，圖3A和圖3B中相同結構采用相同的標示，本發明方法形成的器件結構的側壁氧化層4的底部多了一個形成于半導體襯底I側壁的部分該部分單獨用4a標出即側壁氧化層4a，側壁氧化層4a能夠增加漏極到柵極之間的氧化層厚度，從而能夠降低漏區表面的電場強度。其中標記5所示的線為MOS晶體管的漏區和溝道區之間的PN結的耗盡區分界線。
[0037]如圖3C所示，是對圖3A的切線AA和圖3B中的切線BB位置處的電場強度的仿真圖，圖3C中線CC表示柵介質層2和半導體襯底I的分界位置，也即線CC位置處對應于半導體襯底I的表面位置，隨著Y值增加，位置在半導體襯底I的深度也增加。曲線201為本發明實施例方法形成的MOS器件的電場強度的仿真圖，曲線202為現有方法形成的MOS器件的電場強度的仿真圖，可以看出在半導體襯底I的表面位置曲線201的值要低于曲線202的值，所以本發明通過增加側壁氧化層4a后，能夠降低半導體襯底I的表面電場強度，從而能夠降低MOS晶體管的GIDL電流。
[0038]以上通過具體實施例對本發明進行了詳細的說明，但這些并非構成對本發明的限制。在不脫離本發明原理的情況下，本領域的技術人員還可做出許多變形和改進，這些也應視為本發明的保護范圍。
【主權項】
1.一種降低MOS晶體管GIDL電流的方法，其特征在于，包括如下步驟: 步驟一、在半導體襯底表面依次形成柵介質層和多晶硅層； 步驟二、采用光刻工藝形成第一光刻膠圖形定義出MOS晶體管的多晶硅柵形成區域；以所述第一光刻膠圖形為掩膜對所述多晶硅層進行刻蝕形成所述MOS晶體管的多晶硅柵；步驟三、以所述第一光刻膠圖形為掩膜對所述柵介質層進行刻蝕，刻蝕后將所述多晶硅柵區域外的所述柵介質層都去除； 步驟四、以所述第一光刻膠圖形為掩膜對所述半導體襯底進行刻蝕，刻蝕后所述多晶硅柵區域外的半導體襯底表面低于所述多晶硅柵底部的半導體襯底表面； 步驟五、進行氧化工藝，該氧化工藝在所述多晶硅柵側壁以及所述多晶硅柵底部的所述半導體襯底側壁形成側壁氧化層；通過位于所述多晶硅柵底部的所述半導體襯底側壁的所述側壁氧化層來降低所述MOS晶體管的GIDL電流； 步驟六、進行輕摻雜漏注入，源漏注入。2.如權利要求1所述的降低MOS晶體管GIDL電流的方法，其特征在于:所述半導體襯底為硅襯底。3.如權利要求1或2所述的降低MOS晶體管GIDL電流的方法，其特征在于:所述柵介質層為柵氧化層。4.如權利要求1所述的降低MOS晶體管GIDL電流的方法，其特征在于:步驟四中的所述半導體襯底的刻蝕量越大，步驟五中所述多晶硅柵底部的所述半導體襯底側壁形成的側壁氧化層的高度越大，所述MOS晶體管的GIDL電流越小。5.如權利要求1或4所述的降低MOS晶體管GIDL電流的方法，其特征在于:步驟四中的所述半導體襯底的刻蝕量為小于等于500埃。6.如權利要求1所述的降低MOS晶體管GIDL電流的方法，其特征在于:步驟六的所述輕摻雜漏注入之后、所述源漏注入之前還包括在所述多晶硅柵側面形成氮化硅側壁的步驟。
【專利摘要】本發明公開了一種降低MOS晶體管GIDL電流的方法，包括步驟：步驟一、在半導體襯底表面依次形成柵介質層和多晶硅層；形成第一光刻膠圖形定義出多晶硅柵形成區域,進行刻蝕形成多晶硅柵；以第一光刻膠圖形為掩膜對柵介質層進行刻蝕；以第一光刻膠圖形為掩膜對半導體襯底進行刻蝕；進行氧化工藝形成側壁氧化層；進行輕摻雜漏注入，源漏注入。本發明能降低漏端硅表面電場，降低GIDL電流。
【IPC分類】H01L21/28, H01L21/336
【公開號】CN104900504
【申請號】CN201510269034
【發明人】胡君, 錢文生, 段文婷, 石晶
【申請人】上海華虹宏力半導體制造有限公司
【公開日】2015年9月9日
【申請日】2015年5月25日