螺旋差分電感器的制造方法
【技術領域】
[0001]本發明屬于半導體器件領域，涉及一種螺旋差分電感器。
【背景技術】
[0002]目前，在集成電路中包含了大量的無源器件，片上電感就是其中十分重要的一種，片上電感是射頻CMOS/BiCMOS集成電路的重要元件之一。在通常的無線產品中，電感元件對總的射頻性能有很重要的影響。因此對這些電感元件的設計和分析也得到了廣泛的研究。電感作為射頻電路的核心部件，它通常可以影響到整個電路的整體性能。目前，高品質因數的片上電感廣泛應用在壓控振蕩器，低噪聲放大器等射頻電路模塊中。電感品質因數Q值是衡量電感器件的主要參數，其是指電感器在某一頻率的交流電壓下工作時，所呈現的感抗與其等效損耗電阻之比。電感器的Q值越高，其損耗越小，效率越高。
[0003]隨著CMOS技術的工藝節點越來越小，考慮到生產線前道工序(FEOL)中來自于多晶硅/有源區密度的熱分布以及生產線后道工序(BEOL)中金屬密度可能影響工藝均勻性和穩定性，擴散區、多晶硅和金屬需要滿足一定的密度要求，即必須達到最低密度。集成電路的實質就是把電路所需的晶體管、二極管、電阻、電容和電感等電子元器件整合到半導體晶片上，形成完整的邏輯電路，以達到控制、計算、或記憶等功能。通常來說，集成電路包括多層電子元器件層，各層之間通過金屬導線進行連接。一般來說，在完成一層金屬布線，進行后續工序前，要對晶片上的薄膜或層的外形進行平面化處理，以保證集成電路所必須的平整度。平面化處理通常采用化學機械拋光的方式。然而，化學機械拋光過程產生的平面外形通常依賴于底層的圖案密度，為了防止由于底層圖案密度不均勻而造成化學機械拋光后表面不平整如出現凹槽的問題，目前通常的做法是在各層圖案稀疏的區域填入虛擬填充物，例如:虛擬有源區、虛擬柵極以及虛擬金屬層等。此外，在刻蝕的工藝步驟中，金屬密度高的區域和金屬密度低的區域的刻蝕速率不一樣，容易出現刻蝕不足或刻蝕過度的問題。
[0004]傳統的射頻集成電路工藝一般采用頂層金屬加厚，頂層下面幾層金屬一般都采用薄金屬的做法來降低頂層金屬的電阻率。這樣利用加厚的頂層金屬來制作片上電感，就可以提高片上電感的品質因數Q值。因此傳統的差分電感，一般都制作在頂層金屬上。同時，將電感器布置得與襯底相距盡量遠，可以減小由于電感與襯底相互作用而形成的至襯底之間的電容。
[0005]將電感器布置在于襯底相距較遠的集成電路的頂層雖然對提高電感Q值有利，然而卻會造成電感器底層的圖案密度過小，不利于表面平整度，并容易出現上述刻蝕不足或刻蝕過度的問題。為了達到最低金屬密度要求，通常需要在電感器區域下方填充虛擬金屬。然而，由于虛擬金屬中可以產生渦流，虛擬金屬的存在會降低電感器的Q值，能帶來超過15%的Q值減小。
[0006]為了達到更好的電路性能，設計師可以采取進一步加厚的頂層金屬來提升Q值，但是這種做法會增加生產成本。通常，設計師通過增加線圈的線寬來獲得足夠的Q性能，如每條線圈的寬度可達15微米，但是這種做法需要將芯片面積設計得更大。圖1顯示為一種傳統的三端差分電感器，圖2顯示為一種傳統兩端差分電感器，這些差分電感器結構的品質因數Q值仍然達不到理想值，并且占用面積較大，不利于縮小芯片尺寸。而對于傳統的雙層螺旋差分電感，其上下層線圈面積相同，由于下層線圈的屏蔽作用，使得上層線圈的對地電容相對于底層線圈的對地電容減小，使端口一與端口二的特性存在差異，匹配不良好，影響其應用。
[0007]因此，提供一種占用面積更小、具有更高Q值且端口一和端口二性能更加匹配的差分電感器以提高其應用性能實屬必要。

【發明內容】

[0008]鑒于以上所述現有技術的缺點，本發明的目的在于提供一種螺旋差分電感器，用于解決現有技術中差分電感器Q值不高、面積較大的問題。
[0009]為實現上述目的及其他相關目的，本發明提供一種螺旋差分電感器，至少包括:
[0010]第一端口及與所述第一端口相向設置的第二端口 ；
[0011]底層線圈及形成于所述底層線圈上方的頂層線圈；
[0012]所述底層線圈及所述頂層線圈均為螺旋線圈；所述頂層線圈的外端與所述第一端口連接，所述底層線圈的外端與所述第二端口連接，所述頂層線圈及所述底層線圈的內端相互連接實現串聯；
[0013]所述頂層線圈的面積大于所述底層線圈的面積。
[0014]可選地，所述頂層線圈的面積比所述底層線圈的面積大5%?40%。
[0015]可選地，所述底層線圈及所述頂層線圈均包括主體及從所述主體一端延伸的X個支體，其中，X為整數且滿足X > 2 ;所述底層線圈的X個支體末端分別與所述頂層線圈的X個支體末端連接實現串聯。
[0016]可選地，所述頂層線圈或/和底層線圈中至少有一個支體由至少兩條金屬線并聯??? 。
[0017]可選地，所述支線中所有金屬線的線寬相等。
[0018]可選地，所述支線中外圈金屬線的線寬小于內圈金屬線的線寬。
[0019]可選地，所述支線中至少包括三條金屬線，其中最外圈金屬線和次外圈金屬線之間通過至少一個連接件連接。
[0020]可選地，所述頂層線圈的厚度大于或等于所述底層線圈的厚度。
[0021]可選地，所述螺旋差分電感器在走線長度的一半處通過中心抽頭引出。
[0022]可選地，所述底層線圈或頂層線圈為至少兩圈。
[0023]如上所述，本發明的螺旋差分電感器，具有以下有益效果:采用底層線圈和頂層線圈串聯堆疊布局，其中頂層線圈的面積大于底層線圈的面積。由于頂層線圈面積相對于底層線圈面積較大，可以補償頂層線圈因底層線圈屏蔽導致的對地電容變小，使得差分電感器兩端性能更加匹配，并提升Q值。同時，底層線圈和頂層線圈串聯堆疊，不僅可以增加單位面積上的電感值，底層線圈還可以提供良好的屏蔽來減小整體電感器與基板間的耦合電容。此外，通過設置中心抽頭并調整其位置，可以得到三端差分性能。本發明的螺旋差分電感器中還可選擇性地采用多指結構降低線圈電阻并改善Q值，通過調整底層線圈和頂層金屬線圈的半徑、線寬、多指結構分布及中心抽頭的位置來平衡第一端口和第二端口，可以獲得良好的差分性能。相對于傳統的兩端或三端差分電感器，本發明可以節省30%左右的面積，并且在1.8?5GHz頻段(大部分器件設計頻段在該頻段范圍內)的Q值相對于傳統電感器結構有較大提升，可以超過8%，同時還可以提高單位面積上的電感值。
【附圖說明】
[0024]圖1顯示為現有技術中一種三端差分電感器的結構示意圖。
[0025]圖2顯示為現有技術中一種兩端差分電感器的結構示意圖。
[0026]圖3顯示為本發明的螺旋差分電感器在實施例一中的結構示意圖。
[0027]圖4顯示為圖3所示結構的分解示意圖。
[0028]圖5顯示為圖4所示結構的側視圖。
[0029]圖6顯示為本發明的螺旋差分電感器在實施例一中底層線圈的結構示意圖。
[0030]圖7顯示為本發明的螺旋差分電感器在實施例一中頂層線圈的結構示意圖。
[0031]圖8顯示為本發明的螺旋差分電感器在實施例一中底層線圈上分布有觸點時的結構示意圖。
[0032]圖9顯示為本發明的螺旋差分電感器在實施例一中第一端口與第二端口的Q性能比較。
[0033]圖10顯示為本發明的螺旋差分電感器在實施例一中與傳統電感器的整體Q性能比較。
[0034]圖11顯示為本發明的螺旋差分電感器在實施例二中頂層線圈的結構示意圖。
[0035]圖12顯示為本發明的螺旋差分電感器在實施例二中的結構示意圖。
[0036]圖13顯示為本發明的螺旋差分電感器在實施例三中的結構示意圖。
[0037]圖14顯示為圖13所示結構的分解示意圖。
[0038]圖15顯示為圖14所示結構的側視圖。
[0039]圖16-a顯示為傳統電感器形成于基板上時的結構示意圖。
[0040]圖16-b顯示為本發明的螺旋差分電感器在實施例三中形成于基板上時的結構示意圖。
[0041]圖17顯示為本發明的螺旋差分電感器在實施例三中第一端口與第二端口的Q性能比較。
[0042]圖18顯示為本發明的螺旋差分電感器在實施例三中第一端口與第二端口的電感性能比較。
圖19顯示為本發明的螺旋差分電感器在實施例三中與傳統差分電感器的整體Q性能比較。
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