硅通孔刻蝕方法
【技術領域】
[0001]本發明涉及半導體技術領域，涉及硅通孔刻蝕技術，特別涉及面向高深寬比結構的硅通孔刻蝕技術。
【背景技術】
[0002]近年來，計算機、通訊、汽車電子、航空航天工業和其他消費類產品對微電子封裝提出了更高的要求，即更小、更薄、更輕、高可靠、多功能、低功耗和低成本，需要在硅晶圓上制備出許多垂直互連通孔來實現不同芯片之間的電互連，硅通孔刻蝕工藝逐漸成為微納加工領域的一個重要技術。而隨著微電子機械器件和微電子機械系統(MicroElectromechanical System, MEMS)被越來越廣泛的應用于汽車和電費電子等領域，以及TSV (Through Silicon Via)通孔刻蝕(Through Silicon Etch)技術在未來封裝領域的廣闊前景，深娃刻蝕工藝逐漸成為MEMS制造領域和TSV技術中最炎手可熱的工藝之一。
[0003]硅通孔刻蝕工藝是一種采用等離子體干法刻蝕的深硅刻蝕工藝，相對于一般的硅刻蝕工藝，其主要區別在于:刻蝕深度遠大于一般的硅刻蝕工藝。一般的硅刻蝕工藝的刻蝕深度通常小于I μ m,而深硅刻蝕工藝的刻蝕深度則為幾十微米甚至上百微米，具有很大的深寬比。因此，為獲得良好的深孔形貌，需要刻蝕去除深度為幾十甚至上百微米的硅材料，就要求深硅刻蝕工藝具有更快的刻蝕速率，更高的選擇比和更大的深寬比。
[0004]目前，常用的深硅刻蝕工藝的主要特點為:整個刻蝕過程為一個刻蝕單元的多次重復，該刻蝕單元包括刻蝕步驟和沉積步驟，換言之，整個刻蝕過程是一個刻蝕步驟和一個沉積步驟的交替循環。圖1為現有技術中深硅刻蝕工藝刻蝕單元執行示意圖。如圖1所示，一個刻蝕步驟和一個沉積步驟形成一個刻蝕單元，一般而言，可是步驟和沉積步驟的執行時間相同，刻蝕單元周期性重復執行，經過重復多次刻蝕單元后最終完成深孔刻蝕。
[0005]現有技術中，刻蝕步驟的工藝氣體多為SF6，該氣體刻蝕硅片具有很高的刻蝕速率，但由于SF6的刻蝕為各向同性，在接下來的沉積步驟使用CFx等含F類工藝氣體在刻蝕過程中生成阻擋層來對側壁側壁進行保護，以控制側壁形貌(即較大的深寬比，較少的側向刻蝕)；該阻擋層通常為等離子體與光阻層和/或硅材料發生化學反應形成的聚合物，用來防止刻蝕步驟中的側向刻蝕，從而只在垂直硅片的方向進行刻蝕，實現了各向異性刻蝕。
[0006]然而，隨著半導體工藝節點的向前推進和特征尺寸的不斷減小，硅刻蝕、特別是深硅刻蝕的深寬比不斷增大，對于特征尺寸較小、刻蝕深度較深的硅刻蝕結構，受到刻蝕結構特征尺寸的限制，與待刻蝕基底表面及深度較淺的位置相比，當刻蝕進行到較深的位置時，刻蝕氣體、沉積氣體及其產生的等離子體在刻蝕結構側壁及表面的分布發生較大變化，重復進行的刻蝕單元中，刻蝕步驟和沉積步驟之間的平衡被打破，刻蝕結構表面的粗糙度和均一性難以控制，特別是深硅刻蝕的側壁質量，無論是側壁粗糙度還是側壁垂直度，都將受到較大影響。
[0007]因此，提供面向高深寬比結構的深硅刻蝕技術，有效控制刻蝕結構粗糙度、均一性及側壁質量，成為先進工藝節點下提高工藝可靠性、保證半導體結構及器件性能亟需解決的問題。

【發明內容】

[0008]本發明所要解決的技術是，提供一種硅通孔刻蝕方法，面向高深寬比結構的深硅刻蝕技術，能夠有效控制刻蝕結構粗糙度、均一性及側壁質量，解決在刻蝕結構較深的位置刻蝕氣體、沉積氣體及其產生的等離子體在刻蝕結構表面及側壁的分布發生變化從而影響刻蝕質量的問題。
[0009]本發明提供的硅通孔刻蝕方法，包括多次重復執行的制程循環步驟，所述制程循環步驟包括刻蝕步驟和側壁沉積步驟，所述側壁沉積步驟在各重復執行的制程循環步驟中，執行時間逐次減少。
[0010]作為可選擇的技術方案，所述制程循環步驟在多次重復過程中，每次的執行時間保持不變，且所述制程循環步驟的單次執行時間為I?1s ;所述刻蝕步驟的執行時間為制程循環步驟單次執行時間的50%。
[0011]作為可選擇的技術方案，所述刻蝕步驟在各重復執行的制程循環步驟中，執行時間保持不變。
[0012]作為可選擇的技術方案，首次執行的制程循環步驟中，所述側壁沉積步驟包括與刻蝕步驟共同執行的第一階段和單獨執行的第二階段。進一步地，所述多次重復執行的制程循環步驟中，相鄰兩次側壁沉積步驟執行的時間間隔不小于所述刻蝕步驟執行時間的60%。
[0013]作為可選擇的技術方案，所述多次重復執行的制程循環步驟中，側壁沉積步驟單獨執行的第二階段的執行時間保持不變，側壁沉積步驟與刻蝕步驟共同執行的第一階段的執行時間逐次減少。進一步地，所述多次重復執行的制程循環步驟中，側壁沉積步驟的執行時間逐次減少至其與刻蝕步驟共同執行的第一階段的執行時間為O。
[0014]作為可選擇的技術方案，所述多次重復執行的制程循環步驟中，先逐次減少側壁沉積步驟與刻蝕步驟共同執行的第一階段的執行時間，第一階段的執行時間減少為O后，再逐次減少側壁沉積步驟單獨執行的第二階段的執行時間。進一步地，所述多次重復執行的制程循環步驟中，側壁沉積步驟的最短執行時間不小于刻蝕步驟執行時間的50%。
[0015]作為可選擇的技術方案，所述多次重復執行的制程循環步驟中，側壁沉積步驟的執行時間線性均勻的逐次減少，或以任意非線性規律逐次減少，或無規律逐次減少。
[0016]作為可選擇的技術方案，所述刻蝕步驟通入的刻蝕氣體包括SF6，所述側壁沉積步驟通入的沉積氣體包括碳氟化合物氣體。進一步地，所述側壁沉積步驟通入的沉積氣體包括C4F8或CF4或二者的混合氣體。
[0017]作為可選擇的技術方案，所述刻蝕步驟和側壁沉積步驟中，通入的刻蝕氣體和沉積氣體流量保持不變。
[0018]作為可選擇的技術方案，所述刻蝕步驟的部分或全部執行時間中，通入的刻蝕氣體流量線性或非線性變化。進一步地，所述刻蝕步驟的執行過程中，通入的刻蝕氣體流量呈正弦或高斯曲線變化。
[0019]作為可選擇的技術方案，所述側壁沉積步驟的部分或全部執行時間中，通入的沉積氣體流量線性或非線性變化。進一步地，所述側壁沉積步驟的執行過程中，通入的沉積氣體流量呈正弦或高斯曲線變化。
[0020]本發明提供的硅通孔刻蝕方法中，隨著制程循環步驟的重復執行，刻蝕深度逐漸變深，制程循環步驟中側壁沉積步驟的執行時間逐漸變短，通過調整重復執行的制程循環步驟中側壁沉積步驟的執行時間，隨著刻蝕深度的加深，改變刻蝕過程中刻蝕氣體和沉積氣體的通入量,從而改變刻蝕結構表面及側壁刻蝕氣體、沉積氣體及其產生的等離子體的分布。
[0021]與現有技術中刻蝕/側壁沉積步驟的固定周期性交替執行相比，本發明提供的硅通孔刻蝕方法，在硅通孔刻蝕過程中，特別是在刻蝕結構深度較深的部分，側壁沉積步驟執行時間的逐次縮短，甚至在刻蝕步驟和側壁沉積步驟間出現時間間隔，能夠使之前通入的刻蝕/沉積氣體有更充足的時間擴散至刻蝕結構下部，同時，也使得刻蝕步驟產生的聚合物有充足的時間擴散出來，從而使刻蝕結構深度較深的位置，刻蝕/沉積氣體及其產生的等離子體分布與其在半導體基底表面及刻蝕結構深度較淺位置的分布趨于一致，從而實現高深寬比結構刻蝕的均一性，并保障了刻蝕結構表面粗糙度和側壁垂直度，能夠獲得高質量的刻蝕結構。
【附圖說明】
[0022]圖1為本發明提供的硅通孔刻蝕方法第一【具體實施方式】示意圖；
[0023]圖2為本發明提供的硅通孔刻蝕方法第一【具體實施方式】一可選實施例示意圖；
[0024]圖3為本發明提供的硅通孔刻蝕方法第一【具體實施方式】另一可選實施例示意圖；
[0025]圖4為本發明提供的硅通孔刻蝕方法第二【具體實施方式】示意圖。
【具體實施方式】
[0026]為使本發明的目的、技術方案和優點更加清楚，下面將結合附圖對本發明的實施方式作進一步地詳細描述。本領域技術人員可由本說明書所揭露的內容輕易地了解本發明的其他優點與功效。本發明還可以通過另外不同的【具體實施方式】加以實施或應用，本說明書中的各項細節也可以基于不同觀點與應用，在沒有背離本發明的精神下進行各種修飾或改變。
[0027]本【具體實施方式】提供的硅通孔刻蝕方法，包括多次重復執行的制程循環步驟C，所