專利名稱：在半導體器件中形成接觸塞的方法
技術領域：
本發明涉及一種制造半導體器件的方法，特別涉及一種利用多相選擇性CMP工藝形成接觸塞的方法。
圖1a-1c是展示形成接觸塞的現有技術方法的流程圖。
參見圖1a，提供具有單元陣列區(a)和外圍電路區(b)的半導體襯底10。在單元陣列區(a)上形成柵極層12。從半導體襯底10的底部起柵極層12依次包括多晶硅層圖形12a、硅化物圖形12b和絕緣間隔層12c。在包括柵極層12的半導體襯底10上形成層間絕緣膜14。注意，在淀積時層間絕緣膜14有不平整上表面。即，因為層間絕緣膜14趨于保形，所以層間絕緣膜14的上表面與半導體10上形成的底層結構產生的輪廓仿形。換言之，單元陣列區(a)和外圍電路區(b)的表面位置十分不同，產生了巨大的臺階。
參見圖1b，穿層間絕緣膜14開出接觸孔16，以暴露除柵極層12之外的半導體襯底的上表面。在層間絕緣膜14上淀積導電層18，例如多晶硅層，以過度填充接觸孔16。導電層18與底層14產生的形貌仿形。
參見圖1c，利用CMP工藝一步去除導電層18即多晶硅層和層間絕緣膜14，從而平面化層間絕緣膜14，并形成接觸塞20。
注意到，上述CMP工藝必須使用相對于多晶硅層18和層間絕緣膜14不具有去除選擇率的漿料，即具有相同的去除速率，這樣一步同時去掉了多晶硅層18和層間絕緣膜14。
然而，上述常規方法有許多問題。具有上述特性的漿料的生產很難，且CMP工藝的結束點也很難控制。
而且，接觸孔16不可避免地形成得很深。即，因為單元陣列區(a)的層間絕緣膜14形成得很厚，為CMP工藝提供裕度。
另外，去掉大量層間絕緣膜14和多晶硅層18的一步CMP工藝會使CMP層的平整度和均勻性很差。
通過在外圍電路區(b)形成假柵，并平面化層間絕緣膜14可以實現CMP工藝的裕度。然而，假柵對器件有影響，會造成器件電特性的退化。
本發明旨在解決這些問題，本發明的目的是提供一種平面化的多晶硅絕緣體表面。
本發明另一目的是平面化絕緣層。
本發明再一目的是提供利用多相選擇性CMP工藝形成接觸塞的方法。
通過提供具有第一和第二區的半導體襯底可以實現本發明的上述和其它目的。在第一導電層圖形上形成第一導電層圖形。在包括第一導電層圖形的半導體襯底上形成層間絕緣膜，第二區上的層間絕緣膜的位置低于第一區上的層間絕緣膜的位置。穿過層間絕緣膜開出接觸孔，以暴露除第一導電層圖形外的半導體襯底和第一導電層圖形的部分上表面。在層間絕緣膜上形成第二導電層，過度填充接觸孔。對第二導電層進行第一拋光工藝，以暴露第一區上的層間絕緣膜的上表面。利用第二區的第二導電層的其余部分作掩模，平行于第二區的第二導電層下的層間色緣膜的上表面，對第一區上的層間絕緣膜進行第二拋光工藝。對第二導電層進行第三拋光工藝，從而完全去掉第二區上的第二導電層。
根據本發明，對半導體襯底采用分別去掉層間絕緣膜和導電層的多相選擇性CMP工藝。
或者，可以分別依次對第一和第二區進行選擇性CMP工藝，并且可以重復該工藝，以提供平面化的金屬絕緣體表面。
結合以下各附圖，本領域的技術人可以理解本發明，清楚本發明的目的。
圖1a-1c展示了形成接觸塞的現有技術的工藝流程；圖2a-2f展示了本發明第一實施例形成接觸塞的新穎方法的工藝流程；及圖3a-3f展示了本發明第二實施例形成接觸塞的新穎方法的工藝流程。
下面將結合附圖2和3說明本發明的優選實施例。
參見圖2，提供具有單元陣列區(a)和外圍電路區(b)的半導體襯底100。在單元陣列區(a)上形成柵極層102。從半導體襯底100底部起，柵極層102依次包括多晶硅層圖形102a、硅化物層圖形102b和絕緣間隔層102c。在包括柵極層102的半導體襯底100上形成層間絕緣膜104。注意，淀積時層間絕緣膜104有不平整的上表面。即，因為層間絕緣膜104趨于保形，所以層間絕緣膜104的上表面與半導體100上形成的底層結構產生的輪廓仿形。換言之，單元陣列區(a)和外圍電路區(b)的表面位置十分不同，產生了巨大的臺階。
形成的層間絕緣膜104例如可以是SiO2層、USG層、BPSG層、PSG(磷硅玻璃)、SiN(氮化硅)層、SiON(氧氮化硅層)、SOG(旋涂玻璃)、FOX(可流動氧化物)層、絕緣聚合物及這些膜的復合層。SiO2層通過例如LPCVD(低壓化學汽相淀積)、PECVD(等離子增強化學汽相)及HDP(高密度等離子體)等常規方法形成。
參見圖2b，穿過單元陣列區(a)的層間絕緣膜104開出接觸孔106，以暴露除柵極層102外的部分半導體襯底100。在層間絕緣膜104上淀積導電層108，以過度填充接觸孔106。導電層108與底層104產生的形貌仿形。導電層108包括例如W(鎢)、Cu(銅)、Al(鋁)等金屬層，如WSi、Al-Cu、Al-Cu-Si等金屬合金，和如多晶硅等非金屬導電材料。本發明的該實施例中用多晶硅層作導電層108。
以下的順序工藝是本發明的關鍵。參見圖2c，對半導體襯底100進行第一選擇性CMP工藝，從而去掉單元陣列區(a)的多晶硅層108，直到單元陣列區(a)的層間絕緣膜104的上表面為止。該CMP工藝采用對多晶硅有選擇性的廉價漿料。由于摩擦力增大，單元陣列區(a)的層間絕緣膜104用作腐蝕停止層，當單元陣列區(a)的層間絕緣膜104暴露后，表示工藝的結束點。另一方面，外圍電路區(b)的多晶硅層108仍存在。
參見圖2d，對半導體襯底100進行第二選擇性CMP工藝，平行于外圍電路區(b)的層間絕緣膜104的上表面去掉單元陣列區(a)的層間絕緣膜104。
此時，稍腐蝕接觸孔106中的多晶硅層108及單元陣列區(a)的層間絕緣膜104，從而形成平整的多晶硅-絕緣體層。
對層間絕緣膜104進行的第二CMP工藝使用對層間絕緣膜104有選擇性的廉價漿料。注意，因為外圍電路區(b)的層間絕緣膜104被其余多晶硅層108掩蔽，所以該部分層間絕緣膜104沒有去除。因此，與常規方法相比，可以盡可能薄地形成層間絕緣膜104。
參見圖2e，對半導體襯底100進行第三選擇性CMP，選擇性去掉其余多晶硅層108，暴露其下的層間絕緣層104的表面、第三CMP工藝使用對多晶硅層108有選擇性即相對于層間絕緣膜104有高去除選擇率的廉價漿料。
對層間絕緣膜104進行第四CMP工藝或拋光工藝，消除單元陣列區(a)和外圍電路區(b)間的細小臺階覆蓋，從而形成平面化的多晶硅-絕緣體層，即平整的接觸塞110和平整的層間絕緣膜104，如圖2f所示。
或者，在進行了第一CMP工藝后，如圖2c所示，再重復進行對單元陣列區(a)的層間絕緣膜104的絕緣層選擇性CMP工藝和對外圍電路區(b)的多晶硅層108的多晶選擇性CMP工藝，從而平面化層間絕緣膜104的表面。
此時可以用打磨工藝(buffing process)代替最后一步CMP工藝。
上述CMP工藝可以利用至少具有兩個磨板的多相CMP設備一步完成。在多相CMP設備具有兩個磨板時，一個用于去掉多晶硅，另一個用于去掉層間絕緣膜。在四個磨板的情況下，可以按多晶CMP-絕緣層CMP-多晶CMP-絕緣層CMP順序進行拋光工藝，漿料類型可以根據多晶CMP工藝是哪一步改變。
根據上述方法，由于多相選擇性CMP工藝的緣故，容易控制CMP工藝，高選擇性多晶硅CMP可以為CMP裕度提供足夠的時間。
圖3a-3f展示了本發明第二實施例形成接觸塞的新穎方法的工藝流程。
參見圖3a，在半導體襯底200上形成金屬線圖形202。在包括金屬線圖形202的半導體襯底200上形成層間絕緣膜204。形成的層間絕緣膜204例如可以是SiO2層、USG層、BPSG層、PSG(磷硅玻璃)、SiN(氮化硅)層、SiON(氧氮化硅層)、SOG(旋涂玻璃)、FOX(可流動氧化物)層、絕緣聚合物及這些膜的復合層。SiO2層通過例如LPCVD(低壓化學汽相淀積)、PECVD(等離子增強化學汽相)及HDP(高密度等離子體)等常規方法形成。層間絕緣膜204的上表面與底層結構(即金屬線圖形)產生的輪廓仿形，因而具有不整表面。換言之，其下預先形成有金屬線圖形202的區域(c)和其下沒有形成金屬線圖形的區域(d)的表面位置十分不同，產生了巨大的臺階。
參見圖3b，穿過層間絕緣膜204開出通孔206，以暴露金屬線圖形202的上表面。在層間絕緣膜204上淀積導電層208，以過度填充接觸孔206。導電層208包括例如W(鎢)、Cu(銅)、Al(鋁)等金屬層，如WSi、Al-Cu、Al-Cu-Si等金屬合金，和如多晶硅等非金屬導電材料。本發明的該實施例中用鎢作導電層108。
參見圖3c，對鎢層208進行第一選擇性CMP工藝，直到暴露其下具有金屬線圖形202的區域(c)的層間絕緣膜204的上表面為止。第一鎢CMP使用對鎢有高選擇性的廉價漿料。另一方面，在其下沒形成金屬線圖形的區域，例如在區域(d)，鎢層仍存在。
參見圖3d，通過第二選擇性CMP工藝去掉第一CMP工藝暴露出的那部分層間絕緣膜204。第二絕緣層CMP工藝使用對絕緣層有高選擇性的廉價漿料，并利用其余鎢層208作CMP掩模。由于多相選擇性CMP工藝的緣故，可以盡可能薄地形成層間絕緣膜204。
參見圖3e，通過第三選擇性CMP工藝，選擇性去掉其余鎢層208，暴露其下層間絕緣膜204的表面。第三選擇性CMP工藝使用對鎢有高選擇性的廉價漿料。
對層間絕緣膜204進行第四CMP工藝，從而形成平面化的金屬-絕緣體層，即，平整的通孔接觸塞210和平整的層間絕緣膜204，如圖3f所示。
或者，在第一CMP工藝后，如圖3c所示，再重復進行絕緣層選擇性CMP和鎢選擇性CMP，以平面化層間絕緣膜204的表面。此時，可以用打磨工藝代替最后一步CMP工藝。
以與上述本發明第一實施例相同的方式，上述CMP工藝可以利用至少具有兩個磨板的多相CMP設備一步完成。
根據本發明第二實施例，不必為其下沒形成金屬線圖形的區域中的層間絕緣膜的初始平面化而形成假柵極層或假金屬線圖形。
盡管結合優選實施例具體展示和說明了本發明，但本領域的技術人員應該理解，在不背離本發明實質和范圍的情況下，可以作出各種形式上和細節上的變化。
權利要求
1．一種在半導體器件中形成接觸塞的方法，包括以下步驟提供具有第一和第二區的半導體襯底；在所說第一導電層圖形上形成第一導電層圖形；在包括所說第一導電層圖形的所說半導體襯底上形成層間絕緣膜，第二區上的所說層間絕緣膜的位置低于第一區上的所說層間絕緣膜的位置；穿過所說層間絕緣膜開出接觸孔，以暴露除所說第一導電層圖形外的所說半導體襯底和所說第一導電層圖形的部分上表面；在所說層間絕緣膜上形成第二導電層，以過度填充所說接觸孔；對所說第二導電層進行第一拋光，以暴露所說第一區上的所說層間絕緣膜的上表面；利用所說第二區的所說第二導電層的其余部分作掩模，在平行于所說第二區的所說第二導電層下的所說層間色緣膜的上表面的位置，對所說第一區上的所說層間絕緣膜進行第二拋光；對所說第二導電層進行第三拋光，從而完全去掉所說第二區上的所說第二導電層。
2．如權利要求1所述的方法，其中所說層間絕緣膜至少選擇由SiO2、USG、BPSG、SiN、SiON、SOG、FOX、絕緣聚合物層構成的組中的一種。
3．如權利要求1所述的方法，其中所說第二導電層至少選擇由W、Cu、Al、W-Si、Al-Cu、Al-Cu-Si和多晶硅層構成的組中的一種。
4．如權利要求1所述的方法，其中所說各拋光步驟利用至少包括兩個或更多磨板的CMP設備完成。
5．如權利要求1所述的方法，還包括對所說第一和第二區上的所說層間絕緣膜進行拋光。
6．如權利要求1所述的方法，還包括對所說第一和第二區上的所說層間絕緣膜進行打磨。
7．一種在半導體器件中形成接觸塞的方法，包括以下步驟提供具有第一和第二區的半導體襯底；在所說第一導電層圖形上形成第一導電層圖形；在包括所說第一導電層圖形的所說半導體襯底上形成層間絕緣膜，第二區上的所說層間絕緣膜的位置低于第一區上的所說層間絕緣膜的位置；穿過所說層間絕緣膜開出接觸孔，以暴露除所說第一導電層圖形外的所說半導體襯底和所說第一導電層圖形的部分上表面；在所說層間絕緣膜上形成第二導電層，以過度填充所說接觸孔；對所說第二導電層進行第一拋光，以暴露所說第一區上的所說層間絕緣膜的上表面；利用所說第二區的所說第二導電層的其余部分作掩模，對所說第一區上的所說層間絕緣膜進行第二拋光；對所說第二區的所說第二導電層進行第三拋光，其中再重復所說第二和第三拋光，從而形成平整的層間絕緣膜。
8．如權利要求7所述的方法，其中所說層間絕緣膜至少選擇由SiO2、USG、BSG、SiN、SiON、SOG、FOX絕緣聚合物層構成的組中的一種。
9．如權利要求7所述的方法，其中所說第二導電層至少選擇由W、Cu、Al、WSi、Al-Cu、Al-Cu-Si和多晶硅層構成的組中的一種。
10．如權利要求7所述的方法，其中所說各拋光步驟利用至少包括兩個或更多磨板的CMP設備完成。
全文摘要
采用多步選擇性拋光技術在半導體器件中形成接觸塞的方法,選擇性去掉層間絕緣膜和導電層,從而使CMP層的平整度和均勻性提高。該方法包括在具有多個擴散層和導電層的半導體襯底上形成層間絕緣膜。在淀積時層間絕緣膜具有不平整的上表面,其輪廓與形成于半導體襯底上的底層產生輪廓仿形。穿過層間絕緣膜開出接觸孔,以暴露導電層的上表面或除導電層外的半導體襯底、在所得結構上淀積第二導電層。對所得結構進行多次選擇性拋光是本發明的關鍵步驟。
文檔編號H01L21/302GK1211066SQ9811749
公開日1999年3月17日 申請日期1998年9月8日 優先權日1997年9月8日
發明者尹普彥, 丁寅權 申請人:三星電子株式會社