一種陣列基板及其制備方法
【專利摘要】本發明公開了一種陣列基板及其制備方法，屬于顯示【技術領域】，能夠明顯提高陣列基板的制備良率，降低陣列基板的制備成本。該陣列基板，自下而上依次包括第一走線、第一絕緣層和第二走線，所述第二走線與所述第一走線交錯，其中，所述第二走線的交疊部分分成多支線，各支線之間有空隙、呈梳齒狀結構，至少一支線相對于其余各支線更靠近所述第一走線。本發明可用于液晶電視、液晶顯示器、手機、平板電腦等顯示裝置。
【專利說明】一種陣列基板及其制備方法

【技術領域】
[0001]本發明涉及顯示【技術領域】，具體地說，涉及一種陣列基板及其制備方法。

【背景技術】
[0002]陣列基板上包括許多走線，受到陣列基板的表面積的限制，承載不同信號的不同走線可能位于不同水平面，且通常交錯設置。為了保證兩交錯設置的走線絕緣，在兩層走線之間設置有第一絕緣層。發明人發現，在生產過程中，第一走線和第二走線會積累靜電荷；積累到一定程度時，兩走線交錯處就會發生靜電炸傷(Electro-Static Discharge,簡稱ESD)，由于ESD發生處溫度很高，可能導致兩走線搭接在一起導致短路，導致陣列基板作廢。
[0003]具體的，如圖1和圖2所示，為了便于區分，將位于第一絕緣層3下方的走線稱為第一走線1，位于第一絕緣層3上方的走線稱為第二走線2。由于ESD發生處溫度較高，使得位于第二走線2以及第二走線2、第二走線I之間的第一絕緣層3熔化，導致第二走線2部分下沉至與第一走線I接觸，造成短路。此時整個陣列基板只能作廢，進而使得陣列基板的制備難度和制備成本較高。
[0004]由于在現有技術中，ESD無法預防以及避免。為了保證即使發生了 ESD，發生ESD的走線仍可照常使用，以確保陣列基板仍可繼續制備。如圖3和圖4所示，通常選擇在第一走線I和第二走線2交錯處，將第二走線2的交疊部分分成多支線4，各支線4之間有空隙。如圖5所示，當其中一支線4發生ESD時，可將該支線4的兩頭切斷，剩余支線4的工作可不受其影響。因此，陣列基板可繼續正常制備。
[0005]發明人發現，在陣列基板的制備過程中，對于同一處的各支線4而言，ESD的發生概率是相等的。即任一條支線4都可能發生ESD，甚至多條支線4同時發生ESD。顯然，如圖6所示，若是發生ESD的支線4的數量較多，即使將發生ESD的支線4兩頭切斷，剩余可用的支線4較少，將導致第二走線2的電阻值過大，影響陣列基板制備的后續工作。此時，陣列基板也無法繼續制備，陣列基板的良率和生產成本無法得到有效保證。


【發明內容】

[0006]本發明的目的在于提供一種陣列基板及其制備方法，能夠明顯提高陣列基板的制備良率，降低陣列基板的制備成本。
[0007]本發明提供一種陣列基板，其中，該陣列基板自下而上依次包括第一走線、第一絕緣層和第二走線，所述第二走線與所述第一走線交錯，其中，所述第二走線的交疊部分分成多支線，各支線之間有空隙、呈梳齒狀結構，至少一支線相對于其余各支線更靠近所述第一走線。
[0008]其中，至少一支線下方的第一絕緣層的厚度小于其余各支線下方的第一絕緣層的厚度。
[0009]其中，所述第一絕緣層和部分支線之間還設置有半導體結構，以使得至少一支線相對于其余各支線更靠近所述第一走線。
[0010]其中，上述的陣列基板還包括位于所述第一絕緣層和所述第二走線之間的第二絕緣層，所述第二絕緣層部分鏤空且鏤空區域對應第二走線的至少一支線，以使得至少一支線相對于其余各支線更靠近所述第一走線。
[0011]其中，所述第二走線的各支線之下設置有半導體結構。
[0012]其中，所述半導體結構和所述第二走線的各支線在同一構圖工藝中形成。
[0013]本發明帶來了以下有益效果:本發明實施例的技術方案提供了一種陣列基板，該陣列基板上第二走線與第一走線交錯且第二走線的交疊部分分成多路支線，其中至少一路支線與第一走線的距離小于其他支線與第一走線的距離。當第一走線和第二走線上的電荷積累到一定程度時，ESD將僅發生在與第一走線距離較近的支線上。由于ESD發生的位置較為固定，可減少工作人員排查的時間，便于工作人員修復第二走線，提高陣列基板的生產效率。同時，還可保證第二走線修復后的電阻值不會過大，保證陣列基板可繼續制備，提高了陣列基板的良率，降低了陣列基板的生產成本。
[0014]本發明第二方面提供了一種陣列基板的制備方法，其中，該方法包括:
[0015]形成第一走線；
[0016]在所述第一走線之上形成第一絕緣層；
[0017]形成高低不一的表面；
[0018]在所述高低不一的表面之上形成第二走線，其中，所述第二走線與所述第一走線交錯，所述第二走線的交疊部分分成多支線，各支線之間有空隙、呈梳齒狀結構，所述高低不一的表面使得至少一支線相對于其余各支線更靠近所述第一走線。
[0019]其中，所述形成高低不一的表面包括:
[0020]對所述第一絕緣層的表面進行刻蝕，形成凹槽；
[0021]進而，所述在所述高低不一的表面之上形成第二走線包括:
[0022]形成第二走線，所述第二走線的部分支線位于所述凹槽內，以使得至少一支線相對于其余各支線更靠近所述第一走線。
[0023]其中，所述形成高低不一的表面包括:
[0024]在所述第一絕緣層之上形成第二絕緣層；
[0025]對所述第二絕緣層的表面進行刻蝕，使得所述第二絕緣層部分鏤空，以形成高低不一的表面；
[0026]進而，所述在所述高低不一的表面之上形成第二走線包括:
[0027]形成第二走線，所述第二走線的部分支線位于所述第二絕緣層的鏤空區域內，以使得至少一支線相對于其余各支線更靠近所述第一走線。
[0028]其中，所述形成高低不一的表面包括:
[0029]在所述第一絕緣層的表面形成半導體結構，以形成高低不一的表面；
[0030]進而，所述在所述高低不一的表面之上形成第二走線包括:
[0031]形成第二走線，所述第二走線的部分支線位于所述半導體結構之上，以使得至少一支線相對于其余各支線更靠近所述第一走線。
[0032]其中，所述形成高低不一的表面包括:
[0033]在所述第一絕緣層之上形成第二絕緣層；
[0034]對所述第二絕緣層進行構圖工藝，使得所述第二絕緣層部分鏤空；
[0035]在所述第二絕緣層之上形成半導體結構，所述半導體結構位于所述鏤空旁，以形成高低不一的表面；
[0036]進而，所述在所述高低不一的表面之上形成第二走線包括:
[0037]形成第二走線,所述第二走線的部分支線位于所述鏤空內，其余支線位于所述半導體結構之上，以使得至少一支線相對于其余各支線更靠近所述第一走線。
[0038]其中，所述形成高低不一的表面包括:
[0039]對所述第一絕緣層的表面進行刻蝕，形成凹槽；
[0040]在所述第一絕緣層之上形成半導體層，凹槽使得所述半導體層的表面高低不一；
[0041]進而，所述在所述高低不一的表面之上形成第二走線包括:
[0042]在所述表面高低不一的半導體層之上形成金屬層；
[0043]在同一次構圖工藝中，對所述半導體層和所述金屬層進行刻蝕，形成半導體結構的圖形以及所述第二走線的圖形，所述第二走線的部分支線位于凹槽對應的半導體結構上，以使得至少一支線相對于其余各支線更靠近所述第一走線。
[0044]其中，所述形成高低不一的表面包括:
[0045]對所述第一絕緣層的表面進行刻蝕，形成凹槽；
[0046]在所述第一絕緣層之上形成半導體層，并對所述半導體層進行構圖工藝，形成半導體結構，所述半導體結構位于所述凹槽旁，以形成高低不一的表面；
[0047]進而，所述在所述高低不一的表面之上形成第二走線包括:
[0048]形成第二走線,所述第二走線的部分支線位于所述凹槽內，其余支線位于所述半導體結構上，以使得至少一支線相對于其余各支線更靠近所述第一走線。
[0049]本發明的其它特征和優點將在隨后的說明書中闡述，并且，部分地從說明書中變得顯而易見，或者通過實施本發明而了解。本發明的目的和其他優點可通過在說明書、權利要求書以及附圖中所特別指出的結構來實現和獲得。

【專利附圖】

【附圖說明】
[0050]為了更清楚地說明本發明實施例中的技術方案，下面將對實施例描述中所需要的附圖做簡單的介紹:
[0051]圖1是現有技術的陣列基板的第一走線和第二走線發生ESD的平面示意圖；
[0052]圖2是圖1的A-A截面示意圖；
[0053]圖3是現有技術中改良后的陣列基板的第一走線和第二走線的平面示意圖；
[0054]圖4是圖3的B-B截面示意圖；
[0055]圖5是圖3中一支線發生ESD的修復示意圖；
[0056]圖6是圖3中多支線發生ESD的修復示意圖；
[0057]圖7?13是本發明實施例一和二提供的陣列基板的結構示意圖；
[0058]圖14?24是本發明實施例二提供的陣列基板的結構示意圖。
[0059]附圖標記說明:
[0060]I一第一走線；2—第二走線； 3—第一絕緣層；
[0061]4一支線； 5—第一支線； 6—第二支線；
[0062]7—第三支線；8—第四支線；9一第五支線；
[0063]10—凹槽；11一半導體結構；12—第二絕緣層；
[0064]13—鏤空；14一光刻膠層；15—半導體層；
[0065]16—金屬層。

【具體實施方式】
[0066]以下將結合附圖及實施例來詳細說明本發明的實施方式，借此對本發明如何應用技術手段來解決技術問題，并達成技術效果的實現過程能充分理解并據以實施。需要說明的是，只要不構成沖突，本發明中的各個實施例以及各實施例中的各個特征可以相互結合，所形成的技術方案均在本發明的保護范圍之內。
[0067]實施例一:
[0068]本實施例中提供了一種陣列基板，如圖7所示，該陣列基板自下而上依次包括第一走線1、第一絕緣層3和第二走線2,第二走線2與第一走線I交錯。其中，第二走線2的交疊部分分成多支線4，各支線4之間有空隙、呈梳齒狀結構，至少一支線4相對于其余各支線4更靠近第一走線I。
[0069]由于第二走線2的各支線4相連，因此各支線4的電勢是相同的，從而各支線4與第一走線I的電勢差是相同的。根據均勻電場強度公式E = U/D，其中E表示電場強度，U表示電勢差，D表示第一走線I和第二走線2之間的距離。可知距離D越小，電場強度E越大，越可能發生ESD。因此，在本發明實施例中，調整第二走線2的各支線4的位置，使得至少一支線4相對于其余各支線4更靠近第一走線I。即使發生ESD,也是更靠近第一走線I的支線4發生。而陣列基板在制備過程中各走線積累的電荷通常是一定的，當電荷積累到一定程度，ESD將會發生在距離較近的支線4上。ESD發生時，積累在第一走線I和第二走線2上的電荷將得到釋放，即第一走線I和第二走線2上存在的電荷量減少。實踐中驗證，在后續步驟中，第一走線I和第二走線2再次積累大量電荷至ESD發生的可能性較小。另夕卜，由于再次發生ESD的可能性很小并且可能發生ESD的支線4是可調可控的，使得ESD發生后，此時仍有多條支線4是連通的、且這些連通的支線4的電阻值也是可控的。通過合理地設置可能發生ESD的支線4的位置、數量，可保證第二走線2的電阻值不會過大，使得該陣列基板可繼續制備。
[0070]為了盡可能降低第二走線2發生ESD后的電阻值，優選的，僅設置一支線4的位置更靠近第一走線I。例如如圖7所示，將第二走線2的交疊部分分隔成五條支線4，為了方便描述，從左至右、各支線依次命名為第一支線5至第五支線9。其中，第一走線I與第一支線5的距離最近，與第二至第五支線6至9的距離大于與第一支線5的距離。根據前文的分析可知，若是發生ESD，將發生在第一支線5上。第二至第五支線6至9仍然保持連通，第二走線2的電阻值不會增大太多。
[0071]顯然，第二走線2的交疊部分可根據實際情況任意分割為若干條支線4，例如分割為六條支線4、七條支線4或更多，本發明實施例對此不進行限制。
[0072]進一步的，由于發生ESD的位置相對來說較為固定，此時通過切斷支線4的方式來修復發生ESD的第二走線2將較為方便，可減少工作人員排查的時間，提高陣列基板的生產效率。
[0073]本發明實施例的技術方案提供了一種陣列基板，該陣列基板上第二走線與第一走線交錯且第二走線的交疊部分分成多路支線，其中至少一路支線與第一走線的距離小于其他支線與第一走線的距離。當第一走線和第二走線上的電荷積累到一定程度時，ESD將僅發生在與第一走線距離較近的支線上。由于ESD發生的位置較為固定，可減少工作人員排查的時間，便于工作人員修復第二走線，提高陣列基板的生產效率。同時，還可保證第二走線修復后的電阻值不會過大，保證陣列基板可繼續制備，提高了陣列基板的良率，降低了陣列基板的生產成本。
[0074]具體的，為了使得至少一支線4相對于其余各支線4更靠近第一走線I可通過如下方式設置:
[0075]例如，可通過將第一支線5下降的方式實現。可采用至少一支線4下方的第一絕緣層3的厚度小于其余各支線4下方的第一絕緣層3的厚度實現。具體的，如圖7所示，在制備第二走線2之前，部分刻蝕第一走線I和第二走線2之間的第一絕緣層3，形成凹槽10。凹槽10使得第二走線2的第一支線5下方的第一絕緣層3的厚度小于第二至第五支線6至9下方的第一絕緣層3的厚度，從而使得第一支線5的位置下降，實現了至少一支線4相對于其余各支線4更靠近第一走線I這一目的。
[0076]例如，可通過將至少一支線4保留在原高度，而將其余支線4墊高的方式實現。如圖8所示，第一絕緣層3和部分支線4之間還設置有半導體結構11，以使得至少一支線4相對于其余各支線4更靠近第一走線I。具體的，在制備第二走線2之前，在第一絕緣層3之上形成島狀的半導體結構11，制備第二走線2時，將第二走線2的第二至第五支線6至9設置在該半導體結構11上，而第一支線5位于第一絕緣層3之上。由于第二至第五支線6至9下設置有半導體結構11，第二至第五支線6至9被墊高了，而第一支線5的位置相對于現有技術而言沒有變化，從而使得第一支線5相對于第二至第五支線6至9更靠近第一走線I。實現了至少一支線4相對于其余各支線4更靠近第一走線I這一目的。
[0077]另外，通過將至少一支線4保留在原高度、而將其余支線4墊高，還可通過以下結構實現:該陣列基板還包括位于第一絕緣層3和第二走線2之間的第二絕緣層12，第二絕緣層12部分鏤空且鏤空13位置對應第二走線2的至少一支線4，以使得至少一支線4相對于其余各支線4更靠近第一走線I。具體的，如圖9所示，在制備第二走線2之前，在第一絕緣層3之上通過沉積等方式形成第二絕緣層12。為便于刻蝕該第二絕緣層12，該第二絕緣層12的材料可與第一絕緣層3不同，例如第一絕緣層3的材料為硅的氮化物(SiNx)，第二絕緣層12的材料為硅的氮化物(S1x)。對第二絕緣層12進行構圖工藝，使其部分形成鏤空13，且該鏤空13的位置、寬度等應與即將形成的第二走線2的至少一支線4對應，例如與第二走線2的第一支線5對應。因此，在形成第二走線2之后，第一支線5位于第二絕緣層12上的鏤空13位置內，而第二至第五支線6至9位于第二絕緣層12之上，第二至第五支線6至9被墊高了，而第一支線5的位置相對于現有技術而言沒有變化，從而使得第一支線5相對于第二至第五支線6至9更靠近第一走線1，實現了至少一支線4相對于其余各支線4更靠近第一走線I這一目的。
[0078]或者，如圖10所示，在圖9所示的結構的基礎上，在第二絕緣層12和第二走線2的第二至第五支線6至9之間，還設置有島狀的半導體結構11。顯然，該半導體結構11進一步墊高了第二至第五支線6至9，而第一支線5的位置相對于現有技術而言沒有變化，從而使得第一支線5相對于第二至第五支線6至9更靠近第一走線I。實現了至少一支線4相對于其余各支線4更靠近第一走線I這一目的。
[0079]又例如，可通過將第二走線2的所有支線4墊高、其中至少一支線4的墊高量小于其余各支線4實現。如圖11所示，與圖10類似的，在制備第二走線2之前，在第一絕緣層3之上通過沉積等方式形成第二絕緣層12。對第二絕緣層12進行構圖工藝，使其部分形成鏤空13，且該鏤空13位置、寬度等應與即將形成的第二走線2的至少一支線4對應，例如與第二走線2的第一支線5對應。之后，形成對應于第二走線2的交疊部分設置的半導體結構U，接著在該半導體結構11的基礎上形成各支線4。由于鏤空13的位置與第一支線5對應，因此位于第一支線5下的半導體結構11位于鏤空13位置內，導致位于第一支線5下的半導體結構11的表面高度低于其余支線下的半導體結構U，使得第一支線5的墊高量小于第二至第五支線6至9。從而使得第一支線5相對于第二至第五支線6至9更靠近第一走線I，實現了至少一支線4相對于其余各支線更靠近第一走線I這一目的。
[0080]在圖11所示的結構中，由于該半導體結構11的結構與第二走線2的各支線4類似，為梳齒狀結構。因此，可考慮令半導體結構11和第二走線2的各支線在同一構圖工藝中形成，即在形成第二走線2的各支線4的同時形成該半導體結構11，從而減少一次構圖工藝，減少圖11所示的結構的制備工藝的難度。
[0081]還例如，可通過在將至少一支線4下降的同時、將其余支線4墊高的方式實現。可采用至少一支線4下方的第一絕緣層3的厚度小于其余各支線4下方的第一絕緣層3的厚度、同時其余各支線4和第一絕緣層3之間設置有半導體結構U。如圖12所示，在圖7所示的結構的基礎上，第二至第五支線6至9和第一絕緣層3之間還形成有島狀的半導體結構11。該島狀的半導體結構11可墊高第二至第五支線6至9，增大第二至第五支線6至9與第一走線I之間的距離，使得第二至第五支線6至9相對于第一支線5而言，更遠離第一走線I。實現了至少一支線4相對于其余各支線更靠近第一走線I這一目的。
[0082]需要說明的是，在圖8、10和12所示的結構中，在第一走線I和第二走線2的交疊區域設置有半導體結構11。雖然理論上半導體結構11在第一走線I承載電信號時，會受到激發從而導通。但是實驗證實，半導體結構11的自由流動的電子將僅匯聚在半導體結構11的表面，并不能使半導體結構11成為一導體。因此，半導體結構11仍然能夠改變第二走線2的對應支線4的高度,實現至少一支線4相對于其余各支線4更靠近第一走線I這一目的。
[0083]其中，第一走線I通常與該陣列基板的柵線等為同一層結構；第一絕緣層3與陣列基板的薄膜晶體管的柵極絕緣層為同一層結構，厚度通常為0.3?0.5毫米；第二走線2通常與陣列基板的數據線等為同一層結構；本發明實施例中的半導體結構11與陣列基板上的薄膜晶體管的有源層為同一層結構，厚度為0.1?0.2毫米；本發明實施例中的第二絕緣層12的厚度為0.2?0.3毫米。
[0084]進一步的，結合前文內容有:
[0085]在本發明實施例中，需要合理設置圖7中的第一絕緣層3的刻蝕的深度，例如為0.1毫米，否則將導致第二走線2與第一走線I的短路；此時第二走線2的第一支線5與第一走線I之間的距離為0.2?0.4毫米，第二至第五支線6至9與第一走線I之間間隔第一絕緣層3，因此第二至第五支線6至9與第一走線I之間的距離為0.3?0.5毫米。類似的，圖12中的第一絕緣層3的刻蝕的深度也應合理設置，例如為0.1毫米；此時第一支線5與第一走線I之間的距離同樣為0.2?0.4毫米，第二至第五支線6至9與第一走線I之間間隔第一絕緣層3、第二絕緣層12和半導體結構11，因此第二至第五支線6至9與第一走線I之間的距離為0.6?I毫米。
[0086]另外，結合前文內容，可知:在圖8所示的結構中，第一支線5與第一走線I之間僅間隔第一絕緣層3，因此第一支線5與第一走線I之間的距離為0.3?0.5毫米，第二至第五支線6至9與第一走線I之間間隔第一絕緣層3和半導體結構11，因此第二至第五支線6至9與第一走線I之間的距離為0.4?0.7毫米；在圖9所示的結構中，第一支線5與第一走線I之間同樣僅間隔第一絕緣層3，因此第一支線5與第一走線I之間的距離為0.3?0.5毫米，第二至第五支線6至9與第一走線I之間間隔第一絕緣層3和第二絕緣層12，因此第二至第五支線6至9與第一走線I之間的距離為0.5?0.8毫米；在圖10所示的結構中，第一支線5與第一走線I之間同樣僅間隔第一絕緣層3，因此第一支線5與第一走線I之間的距離為0.3?0.5毫米，第二至第五支線6至9與第一走線5之間間隔第一絕緣層3、第二絕緣層12和半導體結構11，因此第二至第五支線6至9與第一走線5之間的距離為0.6?I毫米；在圖11所示的結構中，第一支線5與第一走線I之間間隔第一絕緣層3和半導體結構11，因此第一支線5與第一走線I之間的距離為0.4?0.7毫米，第二至第五支線6至9與第一走線I之間間隔第一絕緣層3、第二絕緣層12和半導體結構11，因此第二至第五支線6至9與第一走線I之間的距離為0.6?I毫米。
[0087]另外，在本發明實施例中，還可基于圖9所示的結構，利用灰度掩模板對第二絕緣層12進行多次刻蝕，以形成如圖13所示的臺階狀表面的第二絕緣層12，使得位于該第二絕緣層12之上的各支線4之間具有一定的高度差，根據前文中記載的電場公式E = U/D可知，能夠更好地降低部分支線4(例如圖13中的第四支線8和第五支線9)發生ESD的可能性，保證該陣列基板可以接下來的制備流程。
[0088]需要說明的是，本發明實施例提供的第一走線I和第二走線2的結構示意圖適用于陣列基板上任一走線交疊處。并且，在互相不沖突的前提下，將本發明實施例圖7至圖13公開的技術方案中的任意幾個進行簡單結合、變形所得到的新的技術方案，均屬于本發明的保護范圍。
[0089]實施例二:
[0090]本實施例提供了一種陣列基板的制備方法，該制備方法包括:
[0091]步驟S101、形成第一走線。
[0092]步驟S102、在第一走線之上形成第一絕緣層。
[0093]步驟S103、形成高低不一的表面。
[0094]步驟S104、在高低不一的表面之上形成第二走線,其中，第二走線與第一走線交錯，第二走線的交疊部分分成多支線，各支線之間有空隙、呈梳齒狀結構，高低不一的表面使得至少一支線相對于其余各支線更靠近第一走線。
[0095]可見，要使得至少一支線相對于其余各支線更靠近第一走線的關鍵是步驟S103，即如何形成高低不一的表面。在本發明實施例中，可有如下幾種方式:
[0096]步驟S103可包括:對第一絕緣層的表面進行刻蝕，形成凹槽。
[0097]具體的，如圖14所示，為步驟S102之后陣列基板的結構示意圖。在圖14所示的結構的基礎上，涂覆一層光刻膠層14，并對該光刻膠層進行曝光、刻蝕處理，形成如圖15所示的結構。之后，對圖15所示的結構進行相應的刻蝕處理，并控制刻蝕的時間、刻蝕劑的濃度等條件，在第一絕緣層3的表面形成至少一個深度為0.1毫米左右的凹槽10，如圖16所
/Jn ο
[0098]此時，步驟S104包括:形成第二走線，第二走線的部分支線位于凹槽內，以使得至少一支線相對于其余各支線更靠近第一走線。
[0099]如圖7所示，由于該第二走線2的部分支線4位于凹槽10內，顯然位于凹槽10外的支線4比位于凹槽10內的支線4更遠離第一絕緣層3下的第一走線I,此時,至少一支線4相對于其余各支線4更靠近第一走線I。
[0100]需要說明的是，凹槽10的寬度應以其對應容納的支線I的條數、寬度來設置。如圖7所示，此時僅容納了一條支線4，若是容納的支線4的寬度為50um左右，此時，凹槽10的寬度可設置為60um左右。顯然，凹槽10的寬度應略大于其所容納的支線4的寬度。
[0101]例如，步驟S103也可包括:在第一絕緣層的表面形成半導體結構。
[0102]如圖17所示，在圖14所示的結構的基礎上，形成一半導體層15，并對該半導體層15進行構圖工藝，形成為島狀的半導體結構11，如圖18所示。
[0103]則此時，步驟S104包括:形成第二走線，第二走線的部分支線位于半導體結構之上，以使得至少一支線相對于其余各支線更靠近第一走線。
[0104]如圖8所示，在圖18所示的結構的基礎上形成第二走線2，第二走線2的至少一支線4直接設置在第一絕緣層3之上，其他支線4設置在半導體結構11之上。顯然，未設置在半導體結構11之上的支線4相對于其他支線4而言更靠近第一走線I。
[0105]又例如，步驟S103也可包括:
[0106]步驟S201、在第一絕緣層之上形成第二絕緣層。
[0107]如圖19所示，在圖14所示的結構之上，形成第二絕緣層12。
[0108]步驟S202、對第二絕緣層進行構圖工藝，使得第二絕緣層部分鏤空，以形成高低不一的表面。
[0109]對圖19中的第二絕緣層12進行構圖工藝，即在其上涂覆一層光刻膠層14，并對該光刻膠層14進行曝光處理，形成如圖20所示的結構。之后，對圖20所示的結構進行相應的刻蝕處理，直至將第二絕緣層12的對應部分鏤空，該鏤空13的位置、寬度等應與即將形成的第二走線2的至少一支線4對應，如圖21所示。
[0110]需要說明的是，在本發明實施例中，第二絕緣層12可優先采用光刻膠制成，如此可省去一次構圖工藝，降低該陣列基板的制備成本。
[0111]相應的，此時步驟S104包括:形成第二走線，第二走線的部分支線位于第二絕緣層的鏤空區域內，以使得至少一支線相對于其余各支線更靠近第一走線。
[0112]與圖7類似的，如圖9所示，在形成第二走線2之后，至少一支線4位于第二絕緣層12的鏤空13的位置內，沒有第二絕緣層12的支撐，使得至少一支線4相對于其余各支線4更靠近第一走線I。
[0113]類似的，鏤空13的寬度應以其對應容納的支線4的條數、寬度來設置，如圖9所示，此時僅容納了一條支線4，假設容納的支線4的寬度為50um，因此，該鏤空13的寬度可設置為60um。即鏤空13的寬度略大于其容納的支線4的寬度。
[0114]另外，在步驟S202中，除了形成鏤空13之外，還可利用灰度掩膜板、對第二絕緣層12進行多次構圖工藝，以形成表面為臺階狀的第二絕緣層12。如圖13所示，在形成第二走線2之后，臺階狀的第二絕緣層12導致各支線4的高度不一，以進一步調整各支線4之間的高度，調整各支線4與第一走線I之間的距離。
[0115]另外，在步驟S202的基礎上，步驟S103可進一步包括:
[0116]步驟S203、在第二絕緣層之上形成半導體結構，半導體結構位于鏤空旁，以形成高低不一的表面。
[0117]顯然，如圖10所示，除去位于鏤空13區域的支線以外，其余支線4受到半導體結構11的墊高，與圖9所示的結構相比，更遠離第一走線I設置。實現了至少一支線4相對于其余各支線4更靠近第一走線I這一目的。
[0118]具體的，此處形成半導體結構11的方法與前文類似，在此不再贅述。
[0119]此時，步驟S104包括:
[0120]形成第二走線,所述第二走線的部分支線位于所述鏤空內，其余支線位于所述半導體結構之上，以使得至少一支線相對于其余各支線更靠近所述第一走線。
[0121]即形成如圖12所示的結構。
[0122]另外，步驟S103還可包括:
[0123]步驟S301、對第一絕緣層的表面進行刻蝕，形成凹槽。
[0124]具體的，形成如圖16所示的結構。
[0125]步驟S302、在第一絕緣層之上形成半導體層，凹槽使得半導體層的表面高低不一。
[0126]顯然，如圖22所示，凹槽10的作用導致均勻沉積在該陣列基板上的半導體層15出現凹陷，導致該陣列基板的當前的表面高低不一。
[0127]接著，步驟S104具體包括:
[0128]步驟S303、在表面高低不一的半導體層之上形成金屬層。
[0129]具體的，如圖23所示，以濺射等方式在表面高低不一的半導體層15之上形成金屬層16，半導體層15的凹陷的存在使得金屬層16的表面同樣出現凹陷。
[0130]步驟S304、在同一次構圖工藝中，對半導體層和金屬層進行刻蝕，形成半導體結構的圖形以及第二走線的圖形，第二走線的部分支線位于凹槽對應的半導體結構上，以使得至少一支線相對于其余各支線更靠近第一走線。
[0131]對圖23所示的結構進行構圖工藝之后，可得到如圖11所示的結構。顯然由于第二走線2與半導體結構11 一同成型，并且第二走線2需要制備成形成多條呈互不接觸的梳齒狀的支線4,因此此時的半導體結構11也為梳齒狀結構。
[0132]顯然，亦可在步驟S302的基礎上，首先對半導體層15進行構圖工藝，形成島狀的半導體結構11，如圖24所示。顯然，此時半導體結構位于凹槽10旁，以形成高低不一的表面。
[0133]此時，步驟S104具體包括:形成第二走線，所述第二走線的部分支線位于所述凹槽內，其余支線位于所述半導體結構上，以使得至少一支線相對于其余各支線更靠近所述第一走線。即形成如圖12所示的結構。
[0134]雖然本發明所公開的實施方式如上，但所述的內容只是為了便于理解本發明而采用的實施方式，并非用以限定本發明。任何本發明所屬【技術領域】內的技術人員，在不脫離本發明所公開的精神和范圍的前提下，可以在實施的形式上及細節上作任何的修改與變化，但本發明的專利保護范圍，仍須以所附的權利要求書所界定的范圍為準。
【權利要求】
1.一種陣列基板，其特征在于，自下而上依次包括第一走線、第一絕緣層和第二走線，所述第二走線與所述第一走線交錯，其中，所述第二走線的交疊部分分成多支線，各支線之間有空隙、呈梳齒狀結構，至少一支線相對于其余各支線更靠近所述第一走線。
2.根據權利要求1所述的陣列基板，其特征在于，至少一支線下方的第一絕緣層的厚度小于其余各支線下方的第一絕緣層的厚度。
3.根據權利要求1所述的陣列基板，其特征在于，所述第一絕緣層和部分支線之間還設置有半導體結構，以使得至少一支線相對于其余各支線更靠近所述第一走線。
4.根據權利要求1所述的陣列基板，其特征在于，還包括位于所述第一絕緣層和所述第二走線之間的第二絕緣層，所述第二絕緣層部分鏤空且鏤空區域對應第二走線的至少一支線，以使得至少一支線相對于其余各支線更靠近所述第一走線。
5.根據權利要求4所述的陣列基板，其特征在于，所述第二走線的各支線之下設置有半導體結構。
6.根據權利要求5所述的陣列基板，其特征在于，所述半導體結構和所述第二走線的各支線在同一構圖工藝中形成。
7.—種陣列基板的制備方法，其特征在于，包括: 形成第一走線； 在所述第一走線之上形成第一絕緣層； 形成高低不一的表面； 在所述高低不一的表面之上形成第二走線，其中，所述第二走線與所述第一走線交錯，所述第二走線的交疊部分分成多支線，各支線之間有空隙、呈梳齒狀結構，所述高低不一的表面使得至少一支線相對于其余各支線更靠近所述第一走線。
8.根據權利要求7所述的制備方法，其特征在于，所述形成高低不一的表面包括: 對所述第一絕緣層的表面進行刻蝕，形成凹槽； 所述在所述高低不一的表面之上形成第二走線包括: 形成第二走線，所述第二走線的部分支線位于所述凹槽內，以使得至少一支線相對于其余各支線更靠近所述第一走線。
9.根據權利要求7所述的制備方法，其特征在于，所述形成高低不一的表面包括: 在所述第一絕緣層之上形成第二絕緣層； 對所述第二絕緣層的表面進行刻蝕，使得所述第二絕緣層部分鏤空，以形成高低不一的表面； 所述在所述高低不一的表面之上形成第二走線包括: 形成第二走線，所述第二走線的部分支線位于所述第二絕緣層的鏤空區域內，以使得至少一支線相對于其余各支線更靠近所述第一走線。
10.根據權利要求7所述的制備方法，其特征在于，所述形成高低不一的表面包括: 在所述第一絕緣層的表面形成半導體結構，以形成高低不一的表面； 所述在所述高低不一的表面之上形成第二走線包括: 形成第二走線，所述第二走線的部分支線位于所述半導體結構之上，以使得至少一支線相對于其余各支線更靠近所述第一走線。
11.根據權利要求7所述的制備方法，其特征在于，所述形成高低不一的表面包括: 在所述第一絕緣層之上形成第二絕緣層； 對所述第二絕緣層進行構圖工藝，使得所述第二絕緣層部分鏤空； 在所述第二絕緣層之上形成半導體結構，所述半導體結構位于所述鏤空旁，以形成高低不一的表面； 所述在所述高低不一的表面之上形成第二走線包括: 形成第二走線，所述第二走線的部分支線位于所述鏤空內，其余支線位于所述半導體結構之上，以使得至少一支線相對于其余各支線更靠近所述第一走線。
12.根據權利要求7所述的制備方法，其特征在于，所述形成高低不一的表面包括: 對所述第一絕緣層的表面進行刻蝕，形成凹槽； 在所述第一絕緣層之上形成半導體層，凹槽使得所述半導體層的表面高低不一； 所述在所述高低不一的表面之上形成第二走線包括: 在所述表面高低不一的半導體層之上形成金屬層； 在同一次構圖工藝中，對所述半導體層和所述金屬層進行刻蝕，形成半導體結構的圖形以及所述第二走線的圖形，所述第二走線的部分支線位于凹槽對應的半導體結構上，以使得至少一支線相對于其余各支線更靠近所述第一走線。
13.根據權利要求7所述的制備方法，其特征在于，所述形成高低不一的表面包括: 對所述第一絕緣層的表面進行刻蝕，形成凹槽； 在所述第一絕緣層之上形成半導體層，并對所述半導體層進行構圖工藝，形成半導體結構，所述半導體結構位于所述凹槽旁，以形成高低不一的表面； 所述在所述高低不一的表面之上形成第二走線包括: 形成第二走線，所述第二走線的部分支線位于所述凹槽內，其余支線位于所述半導體結構上，以使得至少一支線相對于其余各支線更靠近所述第一走線。
【文檔編號】H01L27/12GK104362154SQ201410655483
【公開日】2015年2月18日 申請日期:2014年11月17日 優先權日:2014年11月17日
【發明者】韓丙, 廖作敏 申請人:深圳市華星光電技術有限公司