負壓溫度不穩定性評估方法
【專利摘要】本發明公開了一種負壓溫度不穩定性評估方法。由于對CMOS器件中不同層間介質層薄膜下的均勻性進行實時電性測量得到實時電性參數，所述層間介質層位于CMOS器件各端口與金屬連接層之間；根據測量得到的實時電性參數與基準工藝條件的電性參數對CMOS器件的負壓溫度不穩定性進行評估。由此可見，在形成完整的晶圓流片之前就可以對CMOS器件的負壓溫度不穩定性進行評估，因此縮短了工藝和產品的開發周期，降低了產品的開發成本。
【專利說明】
【技術領域】
[0001] 本發明屬于半導體【技術領域】，具體地說，涉及一種負壓溫度不穩定性評估方法。 負壓溫度不穩定性評估方法

【背景技術】
[0002] 在半導體產品開發的過程中，一些關鍵工藝條件的變更除了需要檢查經快速電性 測試得到的結果如開啟電壓、飽和電流、電阻、電容等項目外，還需要經過工藝可靠性驗證。 在工藝可靠性驗證中需要花費很長時間對完整流片的晶圓進行測試。因此，從一個新的工 藝條件試驗到得到可靠性結果所需的總時間更長，直接造成開發周期的延長。
[0003] 圖1為現有技術中現有Ml蝕刻新工藝開發過程示意圖；如圖1所示，對于P型 CMOS器件來說，對第一金屬層Ml刻蝕新工藝的過程包括：
[0004] S101、新Ml蝕刻工藝條件晶圓流片至化學機械研磨CMP完成；
[0005] S102、Ml關鍵尺寸⑶、橫截面輪廓和電阻值確認；
[0006] S103、形成晶圓完整流片；
[0007] S104、負壓高溫不穩定性可靠性測試完成；
[0008] S105、判斷可靠性測試結果是否通過，如果測試通過，則新Ml蝕刻工藝驗證完畢， 否則返回步驟S101。
[0009] 負壓高溫不穩定性（Negative BiasTemperature Instability,NBTI)主要發生在 P-M0SFET.當P-M0SFET加上比較高的負柵壓，而且工作溫度比較高的時候，器件的閾值會 隨著工作時間加長而逐漸變大，器件的遷移率會逐漸降低而導致器件或者整個電路失效。
[0010] 在圖1所示的流程圖中，從步驟S101到步驟S102需要經過3天時間，從步驟S102 到步驟S103需要經過15天時間，從步驟S103到步驟S104需要經過30天時間。由此可見， 在圖1所示蝕刻工藝開發的過程中，完整流片和可靠性測試花費的時間至少為45天。
[0011] 另外，如圖1所示，一個新的第一金屬層Ml氧化硅蝕刻工藝條件在硅片上試驗后， 3天左右的時間就可以得到如關鍵尺寸（critical dimension,簡稱⑶），蝕刻輪廓以及電 阻值等在線測試數據。但是，到最后發現新的蝕刻條件因為等離子體對柵氧化硅造成的損 傷過大而導致P型CMOS器件的可靠性指標負壓高溫不穩定性NBTI達不到要求，從而導致 這個新的蝕刻工藝條件不能應用到產品上，這樣不得不重新開始對蝕刻工藝進行調整。
[0012] 綜上所述，一方面，由于需要基于完整流片的晶圓并投入較長的可靠性測試周期， 另外一方面，由于基于完整流片的晶圓，直到最后才能對P型CMOS器件的可靠性指標負壓 高溫不穩定性NBTI得出結論。因此直接導致工藝的開發周期較長，隨之增加了產品的開發 周期以及產品的開發成本。


【發明內容】

[0013] 本發明所要解決的技術問題是提供一種負壓溫度不穩定性評估方法，用以縮短工 藝和產品的開發周期，降低產品的開發成本。
[0014] 為了解決上述技術問題，本發明提供了一種負壓溫度不穩定性評估方法對于CMOS 器件，包括：
[0015] 對CMOS器件中不同層間介質層薄膜下的均勻性進行實時電性測量得到實時電性 參數，所述層間介質層位于CMOS器件各端口與金屬連接層之間；
[0016] 根據測量得到的實時電性參數與基準工藝條件的電性參數對CMOS器件的負壓溫 度不穩定性進行評估。
[0017] 優選地，在本發明的一實施例中，所述層間介質層包括：氮化硅層、第一氧化硅層、 第二氧化硅層。
[0018] 優選地，在本發明的一實施例中，所述氮化硅層為化學氣相沉積氮化硅層，所述第 一氧化硅層為亞氣壓化學氣相沉積氧化硅層，所述第二氧化硅層為等離子體增強化學氣相 沉積氧化硅層。
[0019] 優選地，在本發明的一實施例中，所述化學氣相沉積氮化硅層覆蓋在CMOS器件端 口各端口表面，亞氣壓化學氣相沉積氧化硅層填充在柵極之間的空間以防止空洞的出現， 等離子體增強化學氣相沉積氧化硅層用于形成通孔，以連接CMOS器件的各端口與金屬互 連層。
[0020] 優選地，在本發明的一實施例中，還包括：在層間介質層的總厚度不變的前提下， 對不同層間介質層薄膜下的均勻性進行電性測量得到電性參數進行統計分析得出相對于 基準工藝條件的變化趨勢。
[0021 ] 優選地，在本發明的一實施例中，根據測量得到的實時電性參數與基準工藝條件 的電性參數數據對CMOS器件的負壓溫度不穩定性進行評估包括：根據電性參數的變化趨 勢、所述實時電性參數對CMOS器件的負壓溫度不穩定性進行評估。
[0022] 優選地，在本發明的一實施例中，如果根測量得到的實時電性參數大于基準工藝 條件的電性參數，則判定對CMOS器件的負壓溫度不穩定性評估結果是負面的，否則，判定 對CMOS器件的負壓溫度不穩定性評估結果是正面的。
[0023] 優選地，在本發明的一實施例中，所述電性參數包括：開啟電壓、飽和電流、電阻、 電容。
[0024] 為了解決上述技術問題，本發明提供了一種新工藝的開發方法，其在形成晶圓完 整流片之前包括上述評估方法。
[0025] 與現有的方案相比，由于對CMOS器件中不同層間介質層薄膜下的均勻性進行實 時電性測量得到實時電性參數，所述層間介質層位于CMOS器件各端口與金屬連接層之間； 根據測量得到的實時電性參數與基準工藝條件的電性參數對CMOS器件的負壓溫度不穩定 性進行評估。由此可見，在形成完整的晶圓流片之前就可以對CMOS器件的負壓溫度不穩定 性進行評估，因此縮短了工藝和產品的開發周期，降低了產品的開發成本。

【專利附圖】

【附圖說明】
[0026] 圖1為現有技術中現有Ml蝕刻新工藝開發過程示意圖；
[0027] 圖2為本申請實施例一負壓溫度不穩定性評估方法流程示意圖；
[0028] 圖3為應用圖2所示實施例統計得到的實時電性參數的變化趨勢。

【具體實施方式】
[0029] 以下結合附圖和優選實施例對本發明的技術方案進行詳細地闡述。應該理解，以 下列舉的實施例僅用于說明和解釋本發明，而不構成對本發明技術方案的限制。
[0030] 本發明下述實施例中，由于對CMOS器件中不同層間介質層薄膜下的均勻性進行 實時電性測量得到實時電性參數，所述層間介質層位于CMOS器件各端口與金屬連接層之 間；根據測量得到的實時電性參數與基準工藝條件的電性參數對CMOS器件的負壓溫度不 穩定性進行評估。由此可見，在形成完整的晶圓流片之前就可以對CMOS器件的負壓溫度不 穩定性進行評估，因此縮短了工藝和產品的開發周期，降低了產品的開發成本。
[0031] 本申請的核心思想:
[0032] 本申請下述實施例提供的負壓溫度不穩定性評估方法，其核心思想在于，對CMOS 器件來說，包括：
[0033] 對CMOS器件中不同層間介質層薄膜下的均勻性進行實時電性測量得到實時電性 參數，所述層間介質層位于CMOS器件各端口與金屬連接層之間；
[0034] 根據測量得到的實時電性參數與基準工藝條件的電性參數對CMOS器件的負壓溫 度不穩定性進行評估。
[0035] 需要說明的是，下述實施例中，具體以P型CMOS器件為例對本申請的上述核心思 想進行說明，但是，對于本領域普通技術人員來說，本申請的上述核心思想不局限于應用與 P型CMOS器件，也可以應用到其他半導體器件比如包括但不局限于N型CMOS器件，詳細在 此不再贅述。
[0036] 下述實施例中，電性參數具體以飽和電流為例進行說明，但是，對于本領域普通技 術人員來說，電性參數還可以包括但不局限于開啟電壓、電阻、電容等，詳細不再贅述。
[0037] 圖2為本申請實施例一負壓溫度不穩定性評估方法流程示意圖；如圖2所示，對于 P型CMOS器件來說，其包括如下流程：
[0038] S201、對P型CMOS器件中不同層間介質層薄膜下的均勻性進行實時電性測量得到 實時電性參數，所述層間介質層位于P型CMOS器件各端口與金屬連接層之間；
[0039] 本實施例中，P型CMOS器件各端口包括但不局限于柵、源、漏、襯底等。層間介質 層是將CMOS器件的柵、源、漏、襯底等各端口埋植起來。
[0040] 本實施例中，對于P型CMOS器件來說，所述層間介質層包括但不局限于氮化硅層、 第一氧化娃層、第二氧化娃層。具體地，所述氮化娃層為化學氣相沉積氮化娃層，所述第一 氧化硅層為亞氣壓化學氣相沉積氧化硅層，所述第二氧化硅層為等離子體增強化學氣相沉 積氧化硅層。優選地，所述化學氣相沉積氮化硅層覆蓋在CMOS器件端口各端口表面，其物 理特性如拉應力直接影響CMOS器件的特性。亞氣壓化學氣相沉積氧化硅層填充在柵極之 間的空間以防止空洞的出現，等離子體增強化學氣相沉積氧化硅層具有更大的機械強度用 于形成通孔，以連接CMOS器件的各端口與金屬互連層。
[0041] S202、根據測量得到的實時電性參數與基準工藝條件的電性參數對P型CMOS器件 的負壓溫度不穩定性進行評估。
[0042] 本實施例中，對于P型CMOS來說，正因為層間介質層所處位置的特殊性，無論是前 段工藝還是后段工藝對CMOS器件的影響都會與這個層次發生關聯。比如在后段金屬連接 的等離子體蝕刻工藝中，等離子體中的高能量電子可以穿過層間介質層對CMOS器件的柵 氧層造成損傷，這種損傷直接造成器件可靠性的退化，它同時也可以通過對P型CMOS器件 飽和電流的片內均勻性這一電性參數的測量表現出來。因此，在可靠性評估時，若在層間介 質層的總厚度不變的前提下，對不同層間介質層薄膜下的均勻性進行電性測量得到電性參 數進行統計分析得出相對于基準工藝條件的變化趨勢。根據實時電性參數的變化趨勢、所 述實時電性參數對CMOS器件的負壓溫度不穩定性進行評估。在具體評估時，如果根測量得 到的實時電性參數大于基準工藝條件的電性參數，則判定對CMOS器件的負壓溫度不穩定 性評估結果是負面的，否則，判定對CMOS器件的負壓溫度不穩定性評估結果是正面的。
[0043] 圖3為應用圖2所示實施例統計得到的實時電性參數的變化趨勢；如圖3所示，其 針對兩種新工藝：新工藝一和新工藝二，新工藝一是一種針對柵氧工藝條件進行改善后的 新的柵氧化層生長工藝，主要是通過對生長速度和熱退火等關鍵點進行優化提高了柵氧化 層的質量。新工藝二是后段第一層金屬層Ml等離子體蝕刻的新條件，相對于基準條件的變 化主要是蝕刻過程中的等離子體能量大大增加。
[0044] 無論是上述哪種新工藝，在層間介質層總厚度保持3000埃的條件下，以等離子體 增強化學氣相沉積氧化硅層為例，當該氧化硅層厚度逐漸變大時，P型CMOS器件飽和電流 的片內均勻性逐漸變差，表明等離子體對P型CMOS器件的損傷變大。
[0045] 新工藝條件一的趨勢圖位于于基準條件趨勢圖的下方，這表明在同樣的層間介質 層薄膜下，新工藝條件下的P型CMOS器件抵抗電子損傷的能力更強，因此負壓溫度不穩定 性可靠性更好。相反，新工藝條件二的趨勢圖位于基準條件趨勢圖的上方，即同樣層間介質 層薄膜下其P型CMOS器件抵抗電子損傷的能力變差，因此負壓溫度不穩定性可靠性較差。
[0046] 對于新工藝一來說，通過本申請的評估方法，發現改善后的柵氧工藝使得P型 CMOS器件的負壓溫度不穩定性壽命從基準的12. 4年提高到了 20. 2年。
[0047] 對于新工藝一來說，通過本申請的評估方法，發現等離子體能量提高后的蝕刻工 藝使得P型CMOS器件的負壓溫度不穩定性壽命從基準的12. 4年退化到了 7. 9年，其原因就 是等離子體能量增大后有更多的高能電子穿透CMOS器件的柵氧層對其造成更大的損傷， 從而使CMOS器件的可靠性退化。
[0048] 本申請實施例還提供了一種新工藝的開發方法，其在形成晶圓完整流片之前包括 上述圖2任意所述的評估方法，詳細不再贅述。
[〇〇49] 上述說明示出并描述了本發明的若干優選實施例，但如前所述，應當理解本發明 并非局限于本文所披露的形式，不應看作是對其他實施例的排除，而可用于各種其他組合、 修改和環境，并能夠在本文所述發明構想范圍內，通過上述教導或相關領域的技術或知識 進行改動。而本領域人員所進行的改動和變化不脫離本發明的精神和范圍，則都應在本發 明所附權利要求的保護范圍內。
【權利要求】
1. 一種負壓溫度不穩定性評估方法，其特征在于，對于CMOS器件，包括： 對CMOS器件中不同層間介質層薄膜下的均勻性進行實時電性測量得到實時電性參 數，所述層間介質層位于CMOS器件各端口與金屬連接層之間； 根據測量得到的實時電性參數與基準工藝條件的電性參數對CMOS器件的負壓溫度不 穩定性進行評估。
2. 根據權利要求1所述的方法，所述層間介質層包括：氮化硅層、第一氧化硅層、第二 氧化硅層。
3. 根據權利要求2所述的方法，其特征在于，所述氮化硅層為化學氣相沉積氮化硅層， 所述第一氧化硅層為亞氣壓化學氣相沉積氧化硅層，所述第二氧化硅層為等離子體增強化 學氣相沉積氧化娃層。
4. 根據權利要求1所述的方法，其特征在于，所述化學氣相沉積氮化硅層覆蓋在CMOS 器件端口各端口表面，亞氣壓化學氣相沉積氧化硅層填充在柵極之間的空間以防止空洞的 出現，等離子體增強化學氣相沉積氧化硅層用于形成通孔，以連接CMOS器件的各端口與金 屬互連層。
5. 根據權利要求1所述的方法，其特征在于，還包括：在層間介質層的總厚度不變的前 提下，對不同層間介質層薄膜下的均勻性進行電性測量得到電性參數進行統計分析得出相 對于基準工藝條件的變化趨勢。
6. 根據權利要求5所述的方法，其特征在于，根據測量得到的實時電性參數與基準工 藝條件的電性參數數據對CMOS器件的負壓溫度不穩定性進行評估包括：根據電性參數的 變化趨勢、所述實時電性參數對CMOS器件的負壓溫度不穩定性進行評估。
7. 根據權利要求1所述的方法，其特征在于，如果根測量得到的實時電性參數大于基 準工藝條件的電性參數，則判定對CMOS器件的負壓溫度不穩定性評估結果是負面的，否 貝1J，判定對CMOS器件的負壓溫度不穩定性評估結果是正面的。
8. 根據權利要求1-7任意所述的方法，其特征在于，所述電性參數包括：開啟電壓、飽 和電流、電阻、電容。
9. 一種新工藝的開發方法，其特征在于，在形成晶圓完整流片之前包括權利要求1-7 任意所述的方法。
【文檔編號】H01L21/66GK104091770SQ201410357130
【公開日】2014年10月8日 申請日期:2014年7月25日 優先權日:2014年7月25日
【發明者】羅飛 申請人:上海華力微電子有限公司