一種eeprom工藝中的抗輻照柵氧化層的制作方法
【專利摘要】本發明公開了一種EEPROM工藝中的抗輻照柵氧化層的制作方法，通過采用P型硅作為襯底材料，以ONO介質層作為EEPROM的存儲浮柵極與控制柵極的隔離層，并將ONO層同時作為外圍電路高壓管的柵氧化層，而對外圍電路低壓管仍采用普通柵氧化層，實現可以減少一次光刻工藝，極大地簡化工藝制程，降低制作的成本；并且，將ONO層作為高壓管柵氧化層，還可以提高高壓管的抗輻照能力。
【專利說明】一種EEPROM工藝中的抗輻照柵氧化層的制作方法

【技術領域】
[0001] 本發明涉及半導體制作【技術領域】，更具體地，涉及一種EEPROM(電可擦除可編程 只讀存儲器）的器件制作工藝中的具有抗輻照能力的新型柵氧化層的制作方法。

【背景技術】
[0002] EEPROM(電可擦除可編程只讀存儲器）是一種具有廣泛應用市場和發展前景的 可編程只讀存貯器，它可直接用電信號進行擦除和寫入，具有速度快和集成度高等優點。 EEPROM的存儲單元（CELL)由兩個晶體管組成，一個是選擇晶體管，另一個是存儲晶體管。 選擇晶體管用于在編程和擦除時選擇相應的存儲晶體管，其結構與普通的M0S管相同；存 儲晶體管包括由浮柵極和控制柵極構成的雙層柵結構，浮柵極用來存儲電子，控制柵極用 來控制信息的存取。源區和漏區形成于襯底中，位于雙柵結構的兩側。在浮柵極與漏區重 疊的區域，有一層很薄的隧穿氧化層，EEPROM就是通過隧道效應來實現信息的寫入和擦除 的。為了對雙柵極進行有效隔離，在控制柵極與浮柵極之間有一層〇NO(〇 Xide-SiN-〇Xide， 0N0)介質層，即氧化膜-氮化膜-氧化膜三明治結構的介質層。
[0003] 在EEPROM的器件制作工藝中，除了包含制作存儲晶體管和選擇晶體管外，在其外 圍電路中因還需要使用到普通的M0S高壓管和低壓管，所以，也需要對普通的M0S高壓管和 低壓管進行加工。
[0004] 請參閱圖1?3,圖1?3是現有技術的EEPROM制作工藝中各類型晶體管柵氧化 層的生長示意圖。由于上述各晶體管的工作電壓不同，其柵氧化層的厚度也不同，因而在現 有的EEPROM的器件制作工藝中，需要分步生長各晶體管的柵氧化物。如圖1所示，在器件 上具有EEPROM存儲管區007、外圍電路中的M0S低壓管區006和M0S高壓管區008,其中， 存儲管區007包括選擇晶體管區和存儲晶體管區031，低壓管區006包括低壓N型M0S管 區029和低壓P型M0S管區030,高壓管區008包括高壓N型M0S管區032和高壓P型M0S 管區033。在生長各類型晶體管的柵氧化層時，需要先生長存儲管的柵氧化層036,并在對 0N0層035進行光刻（包括涂膠，曝光，顯影）時，用光刻膠034覆蓋住存儲管區007,以便 在0Ν0層035刻蝕后，只保留存在于存儲管區007的部分。然后，如圖2所示，整片生長一 層氧化物層038,并對其進行光刻，用光刻膠037覆蓋住存儲管區007和高壓管區008,刻蝕 掉低壓管區006的氧化物層。最后，如圖3所示，再整片生長一層氧化物層039,將該氧化物 層039作為低壓管的柵氧化層，高壓管的柵氧化層則由前兩次氧化物層038和039形成的 復合氧化層040充當。這種工藝方式帶來工藝復雜、制作成本相對較高的問題。
[0005] 隨著半導體制作技術的日益發展，為了提高產品競爭力，在不影響產品品質的前 提下，需要盡可能地簡化制作流程，降低制作成本。因此，如何改進現有EEPROM的器件制作 工藝存在的工藝復雜、制作成本高的問題，成為本領域的一個迫切命題。


【發明內容】

[0006] 本發明的目的在于克服現有技術存在的上述缺陷，提供一種EEPROM器件制作工 藝中的具有抗輻照能力的新型柵氧化層的制作方法，通過采用P型硅作為襯底材料，以ΟΝΟ 介質層作為EEPR0M的存儲浮柵極與控制柵極的隔離層，并將ΟΝΟ層同時作為外圍電路高壓 管的柵氧化層，而對外圍電路低壓管仍采用普通柵氧化層，實現可以減少一次光刻工藝，極 大地簡化工藝制程，降低制作的成本；并且，將0Ν0層作為高壓管柵氧化層，還可以提高高 壓管的抗輻照能力。
[0007] 為實現上述目的，本發明的技術方案如下：
[0008] -種EEPR0M工藝中的抗輻照柵氧化層的制作方法，其特征在于，包括以下步驟：
[0009] 步驟一：提供一半導體硅襯底，所述襯底上包括隔離開的經注入后的M0S低壓管 區、EEPR0M存儲管區以及M0S高壓管區；
[0010] 步驟二：在所述襯底上沉積存儲管柵氧化層，然后，在存儲管的漏區上方開出隧穿 窗口，沉積隧穿氧化層；
[0011] 步驟三：沉積多晶硅層作為存儲管的浮柵極，并對多晶硅層進行光刻（包含涂膠， 曝光，顯影）、刻蝕、清洗，然后，依次沉積第一氧化物層、氮化硅層、第二氧化物層，形成0Ν0 介質層；
[0012] 步驟四：進行0Ν0層光刻（包含涂膠，曝光，顯影），并用光刻膠覆蓋需要保留的存 儲管區及高壓管區的0Ν0層，露出需要刻蝕掉的低壓管區的0Ν0層，將0Ν0層同時作為高壓 管的柵氧化層，然后，刻蝕0Ν0層；
[0013] 步驟五：沉積一層氧化物，作為低壓管的柵氧化層。
[0014] 進一步地，步驟一中，所述半導體硅襯底采用Ρ型硅作為襯底材料。
[0015] 進一步地，步驟二中，采用CVD或熱氧化方法沉積柵氧化層，所述柵氧化層的厚度 為200?400埃。
[0016] 進一步地，步驟二中，采用濕法刻蝕方法開出隧穿窗口，其對氧化物的刻蝕速率不 高于250埃/分鐘，并在所述窗口沉積隧穿氧化層，所述隧穿氧化層的厚度為70?90埃。
[0017] 進一步地，步驟三中，采用LPCVD方法沉積多晶硅層，所述多晶硅層的厚度為 0. 1?0. 3微米。
[0018] 進一步地，步驟三中，用光刻膠覆蓋需要進行電荷存儲的存儲管區，采用干法刻蝕 方法對所述多晶硅層進行刻蝕；為確保去除刻蝕殘渣及刻蝕時生成的聚合物，在刻蝕后進 行清洗。
[0019] 進一步地，步驟三中，采用LPCVD方法沉積第一氧化物層、氮化硅層、第二氧化物 層，形成三明治型結構的0Ν0介質層，并在沉積第一氧化物層后，以氮氣為主工藝氣體，對 所述第一氧化物層進行致密處理，以提高第一氧化物層的膜層質量，所述第一氧化物層的 厚度為50?70埃，所述氮化硅層的厚度為60?80埃，所述第二氧化物層的厚度為70? 90埃。
[0020] 進一步地，步驟四中，刻蝕0Ν0層時，采用Β0Ε (Buffered Oxide Etch，Β0Ε)濕法刻 蝕（緩沖氧化物刻蝕）方法對0N0層中的第二、第一氧化物層進行刻蝕；采用干法刻蝕方法 對0Ν0層中的中間氮化硅層進行刻蝕，并保證第一氧化物層完全裸露出來。
[0021] 進一步地，采用Β0Ε濕法刻蝕方法對0Ν0層中的第二、第一氧化物層進行刻蝕時的 刻蝕速率低于250埃/分鐘。
[0022] 進一步地，步驟五中，采用CVD或熱氧化方法沉積一層氧化物，作為低壓管的柵氧 化層，所述柵氧化層的厚度為15?200埃。
[0023] 從上述技術方案可以看出，本發明通過將0N0介質層作為EEPR0M的存儲浮柵極與 控制柵極的隔離層，并將0Ν0層同時作為外圍電路高壓管的柵氧化層，從而將0Ν0層與高壓 管柵氧化層整合為一層，即使用0Ν0層來代替現有技術中的高壓管柵氧化層，而對外圍電 路低壓管仍采用普通柵氧化層，在保證各晶體管對柵氧層的不同厚度要求情況下，可以減 少一次光刻工藝，極大地簡化了工藝制程，降低了制作的成本；并且，由于0Ν0層與外圍電 路高壓管具有相近的擊穿特性，并具有漏電小，缺陷少的優點，相對于普通氧化層，0Ν0層具 有更好的抗輻照能力，故通過本發明的工藝整合，還可以提高高壓管的抗輻照能力。

【專利附圖】

【附圖說明】
[0024] 圖1?3是現有技術的EEPR0M制作工藝中各類型晶體管柵氧化層生長的器件結 構示意圖；
[0025] 圖4是本發明一種EEPR0M工藝中的抗輻照柵氧化層的制作方法的流程圖；
[0026] 圖5?11是本發明實施例中的各類型晶體管柵氧化層生長的器件結構示意圖；
[0027] 圖12是圖10中Α部0Ν0層的結構放大示意圖；
[0028] 圖13?15是本發明實施例中的EEPR0M后續制作工藝中的器件結構示意圖。

【具體實施方式】
[0029] 下面結合附圖，對本發明的【具體實施方式】作進一步的詳細說明。
[0030] 需要說明的是，在下述的實施例中，在詳述本發明的實施方式時，為了清楚地表示 器件結構以便于說明，特對圖1?3和圖5?15各示意圖中的器件結構不依照一般比例繪 圖并進行了局部放大及變形處理，因此，應避免以此作為對本發明的限定來加以理解。
[0031] 在本實施例中，先請參閱圖4,圖4是本發明一種EEPR0M工藝中的抗輻照柵氧化層 的制作方法的流程圖。如圖所示，本發明的EEPR0M工藝中的抗輻照柵氧化層的制作方法包 括以下步驟：
[0032] 步驟S01 :提供一半導體Ρ型硅襯底，所述襯底上包括隔離開的經注入后的M0S低 壓管區、EEPR0M存儲管區以及M0S高壓管區；
[0033] 步驟S02 :采用CVD或熱氧化方法，在所述襯底上沉積存儲管柵氧化層，所述柵氧 化層的厚度為200?400埃；
[0034] 步驟S03 :采用濕法刻蝕方法，在存儲管的漏區上方開出隧穿窗口，其對氧化物的 刻蝕速率不高于250埃/分鐘，并在所述窗口沉積隧穿氧化層，所述隧穿氧化層的厚度為 70?90埃；
[0035] 步驟S04 :采用LPCVD方法，沉積多晶硅層作為存儲管的浮柵極，所述多晶硅層的 厚度為〇. 1?〇. 3微米，并對多晶硅層進行光刻（包含涂膠，曝光，顯影）、刻蝕、清洗；其 中，用光刻膠覆蓋需要進行電荷存儲的存儲管區，采用干法刻蝕方法對所述多晶硅層進行 刻蝕，為確保去除刻蝕殘渣及刻蝕時生成的聚合物，在刻蝕后進行清洗；
[0036] 步驟S05 :采用LPCVD方法依次沉積第一氧化物層、氮化硅層、第二氧化物層，形 成三明治型結構的0N0介質層；為了提高第一氧化物層的膜層質量，在沉積第一氧化物層 后，以氮氣為主工藝氣體，對所述第一氧化物層進行致密處理，所述第一氧化物層的厚度為 50?70埃，所述氮化硅層的厚度為60?80埃，所述第二氧化物層的厚度為70?90埃。
[0037] 步驟S06 :進行0N0層光刻（包含涂膠，曝光，顯影），并用光刻膠覆蓋、保留存儲管 區及高壓管區的0Ν0層，露出需要刻蝕掉的低壓管區的0Ν0層，將0Ν0層同時作為高壓管的 柵氧化層；
[0038] 步驟S07 :對0Ν0層進行刻蝕；其中，采用Β0Ε濕法刻蝕方法對0Ν0層中的第二、第 一氧化物層進行刻蝕，采用干法刻蝕方法對0Ν0層中的中間氮化硅層進行刻蝕，并保證第 一氧化物層完全裸露出來；并且，在Β0Ε濕法刻蝕時的刻蝕速率低于250埃/分鐘；
[0039] 步驟S08 :采用CVD或熱氧化方法沉積一層氧化物，作為低壓管的柵氧化層，所述 柵氧化層的厚度為15?200埃。
[0040] 下面根據上述步驟，結合圖例，對本發明一種EEPR0M工藝中的抗輻照柵氧化層的 制作方法的實現方式作詳細地說明。
[0041] 請參閱圖5?11，圖5?11是本發明實施例中的各類型晶體管柵氧化層生長的 器件結構示意圖。如圖5所示，以Ρ型硅作為襯底001的材料，其晶向例如可以為（100)方 向，材料電阻率為15?25 Ω Km。首先，在高壓Ρ型M0S管區采用注入加推阱的方式，形成 高壓N阱區域002。
[0042] 接著，如圖6所示，在硅襯底001上順序淀積氧化硅層004和氮化硅層005,并利 用娃的局部氧化工藝（Local Oxidation of Silicon, L0C0S)或淺槽隔離工藝（Shallow Trench Isolation, STI)，在娃襯底001上形成幾個（圖中示例出6個）由場氧化物003隔 離開的隔離區，包括低壓外圍電路區的M0S低壓管區006、EEPR0M存儲管區007以及高壓外 圍電路區的M0S高壓管區008。其中，存儲管區007包括選擇晶體管區和存儲晶體管區031， 低壓管區006包括低壓N型M0S管區029和低壓P型M0S管區030,高壓管區008包括高壓 N型M0S管區032和高壓P型M0S管區033。
[0043] 如圖7所示，建立隔離區006?008后，在硅襯底001上沉積一層犧牲氧化層014， 并通過多次光刻（包括涂膠，曝光，顯影等工藝）對其進行圖形化，分別露出需要進行注入 的區域。然后，在相應區域進行存儲管源漏注入013,低壓N阱注入009、P阱注入010,高壓 P阱注入012,閾值調節注入011。所注入的N型物質例如為P(磷）或As(砷）等，P型物 質例如為B(硼）等。注入完成后，將犧牲氧化層014去除。
[0044] 如圖8所示，在硅襯底001上用熱氧化方法沉積一層厚度為300埃的氧化物層 015,作為存儲管的柵氧化層。然后，進行隧穿窗口的開窗操作，對硅片進行涂膠，曝光，顯 影等相關工藝，在存儲管的漏區上方開出隧穿窗口，將柵極氧化物層015暴露出來，使用濕 法進行刻蝕，濕法刻蝕液例如可以為Β0Ε溶液，其對氧化物的刻蝕速率應不高于250埃每 分鐘。開窗后去除表面光刻膠，在硅片上沉積一層氧化層做為隧穿氧化層016,其厚度為80 埃。
[0045] 如圖9所示，在硅襯底001上采用LPCVD方法沉積厚度為2500埃的多晶硅層017， 然后通過光刻（包括涂膠，曝光，顯影等工藝），打開所需刻蝕區域，用光刻膠018覆蓋需要 進行電荷存儲的存儲管區，采用干法刻蝕的方法對多晶硅進行刻蝕，形成EEPR0M單元的浮 柵極。刻蝕后去除光刻膠018。為確保去除刻蝕殘渣及刻蝕時生成的聚合物，在刻蝕后增加 進行清洗步驟。
[0046] 如圖10所示，在硅襯底001上采用LPCVD方法沉積一層熱氧化物層（High Temperature Oxide, HTO)，厚度為60埃。為了提高此氧化物層質量，在沉積此熱氧化物層 后，可增加致密工藝，采用氮氣作為主工藝氣體，對此熱氧化物層進行致密處理。然后，使用 LPCVD的方法在其上沉積一層厚度為70埃的氮化硅層。最后，使用LPCVD的方法在氮化硅 上再沉積一層厚度為80埃的ΗΤ0,形成三明治型結構的0Ν0介質層020。之后，對器件進行 涂膠，曝光，顯影等工藝，用光刻膠019覆蓋需要保留的存儲管區及高壓管區的0Ν0層020 部分，露出需要刻蝕掉的低壓管區的0Ν0層020部分，將0Ν0層同時作為高壓管的柵氧化 層。然后，對0Ν0層進行刻蝕。其中，采用Β0Ε濕法刻蝕方法對0Ν0層中的上層、下層氧化 物層進行刻蝕，采用干法刻蝕方法對0Ν0層中的中間氮化硅層進行刻蝕，并保證下層氧化 物層完全裸露出來。在Β0Ε濕法刻蝕時的刻蝕速率低于250埃/分鐘。刻蝕完成后去除光 刻膠。
[0047] 為了便于對0Ν0層結構的理解，請參閱圖12,圖12是圖10中Α部0Ν0層的結構放 大示意圖。0Ν0層由下層ΗΤ0層041 (即步驟S05中的第一氧化物層）、中間層氮化硅層042 以及上層ΗΤ0層043(即步驟S05中的第二氧化物層）構成，形成三明治型結構。0Ν0層具 有漏電小，缺陷少的優點，相對于普通氧化層，具有更好的抗輻照能力。
[0048] 如圖11所示，經過必要的清洗步驟后，采用熱氧化工藝在低壓管區沉積厚度為 100埃的氧化物層021，作為低壓管的柵氧化層。
[0049] 至此，采用本發明的制作方法，在硅襯底001上分別形成存儲管的柵氧化層015、 高壓管的柵氧化層020 (即0Ν0層）和低壓管的柵氧化層021。
[0050] 接下來，就可以繼續完成EEPR0M制作的后續工藝。
[0051] 如圖13所示，在上述形成的器件表面沉積厚度例如為1000?3000埃的多晶硅層 023,通過光刻（包括涂膠，曝光，顯影等工藝），打開所需刻蝕區域，采用干法刻蝕的方法對 多晶硅層023進行刻蝕，形成EEPR0M單元的控制柵極、選擇柵極，以及低壓柵極和高壓柵 極。刻蝕后去除光刻膠022。為保證去除刻蝕殘渣及刻蝕時生成的聚合物，刻蝕后可增加清 洗步驟。
[0052] 如圖14所示，通過光刻（包括涂膠，曝光，顯影等工藝）對上述器件進行圖形化， 露出需要進行注入的區域，分別在相應區域進行NLDD注入024和PLDD注入025。
[0053] 如圖15所示，接著，經公知的側墻026工藝，NSD028、PSD027離子注入等步驟，分 別形成存儲管，選擇管，高壓管和低壓管的源區和漏區。最后，經過熟知的層間電介質和平 面化等后續相關工藝，完成EEPR0M的制作過程。這些皆屬公知技術，在此僅作概要介紹。
[0054] 在現有技術的EEPR0M的器件制作工藝中，需要分步生長各晶體管的柵氧化物。如 圖1所示，在器件上具有EEPR0M存儲管區007、外圍電路中的M0S低壓管區006和M0S高壓 管區008,其中，存儲管區007包括選擇晶體管區和存儲晶體管區031，低壓管區006包括低 壓Ν型M0S管區029和低壓Ρ型M0S管區030,高壓管區008包括高壓Ν型M0S管區032和 高壓Ρ型M0S管區033。在生長各類型晶體管的柵氧化層時，需要先生長存儲管的柵氧化層 036,并在對0Ν0層035進行光刻（包括涂膠，曝光，顯影）時，用光刻膠034覆蓋住存儲管 區007,以便在0Ν0層035刻蝕后，只保留存在于存儲管區007的部分。然后，如圖2所示， 整片生長一層氧化物層038,并對其進行光刻，用光刻膠037覆蓋住存儲管區007和高壓管 區008,刻蝕掉低壓管區006的氧化物層。最后，如圖3所示，再整片生長一層氧化物層039， 將該氧化物層039作為低壓管的柵氧化層，高壓管的柵氧化層則由前兩次氧化物層038和 039形成的復合氧化層040充當。這種工藝方式帶來工藝復雜、制作成本相對較高的問題。
[0055] 本發明通過將0N0介質層作為EEPR0M的存儲浮柵極與控制柵極的隔離層，并將 0Ν0層同時作為外圍電路高壓管的柵氧化層，從而將0Ν0層與高壓管柵氧化層整合為一層， 即使用0Ν0層來代替現有技術中的高壓管柵氧化層，而對外圍電路低壓管仍采用普通柵氧 化層，在保證各晶體管對柵氧層的不同厚度要求情況下，可以減少一次光刻工藝，極大地簡 化了工藝制程，降低了制作的成本；并且，由于0Ν0層與外圍電路高壓管具有相近的擊穿特 性，并具有漏電小，缺陷少的優點，相對于普通氧化層，0Ν0層具有更好的抗輻照能力，故通 過本發明的工藝整合，還可以提高高壓管的抗輻照能力。
[0056] 以上所述的僅為本發明的優選實施例，所述實施例并非用以限制本發明的專利保 護范圍，因此凡是運用本發明的說明書及附圖內容所作的等同結構變化，同理均應包含在 本發明的保護范圍內。
【權利要求】
1. 一種EEPROM工藝中的抗輻照柵氧化層的制作方法，其特征在于，包括以下步驟： 步驟一：提供一半導體硅襯底，所述襯底上包括隔離開的經注入后的M0S低壓管區、 EEPROM存儲管區以及M0S高壓管區； 步驟二：在所述襯底上沉積存儲管柵氧化層，然后，在存儲管的漏區上方開出隧穿窗 口，沉積隧穿氧化層； 步驟三：沉積多晶硅層作為存儲管的浮柵極，并對多晶硅層進行光刻、刻蝕、清洗，然 后，依次沉積第一氧化物層、氮化硅層、第二氧化物層，形成0N0介質層； 步驟四：進行0Ν0層光刻，并用光刻膠覆蓋需要保留的存儲管區及高壓管區的0Ν0層， 露出需要刻蝕掉的低壓管區的0Ν0層，然后，刻蝕0Ν0層； 步驟五：沉積一層氧化物，作為低壓管的柵氧化層。
2. 如權利要求1所述的抗輻照柵氧化層的制作方法，其特征在于，步驟一中，所述半導 體硅襯底采用Ρ型硅作為襯底材料。
3. 如權利要求1所述的抗輻照柵氧化層的制作方法，其特征在于，步驟二中，采用CVD 或熱氧化方法沉積柵氧化層，所述柵氧化層的厚度為200?400埃。
4. 如權利要求1所述的抗輻照柵氧化層的制作方法，其特征在于，步驟二中，采用濕法 刻蝕方法開出隧穿窗口，其對氧化物的刻蝕速率不高于250埃/分鐘，并在所述窗口沉積隧 穿氧化層，所述隧穿氧化層的厚度為70?90埃。
5. 如權利要求1所述的抗輻照柵氧化層的制作方法，其特征在于，步驟三中，采用 LPCVD方法沉積多晶硅層，所述多晶硅層的厚度為0. 1?0. 3微米。
6. 如權利要求1所述的抗輻照柵氧化層的制作方法，其特征在于，步驟三中，用光刻膠 覆蓋需要進行電荷存儲的存儲管區，采用干法刻蝕方法對所述多晶硅層進行刻蝕。
7. 如權利要求1所述的抗輻照柵氧化層的制作方法，其特征在于，步驟三中，采用 LPCVD方法沉積第一氧化物層、氮化硅層、第二氧化物層，形成三明治型結構的0Ν0介質層， 并在沉積第一氧化物層后，以氮氣為主工藝氣體，對所述第一氧化物層進行致密處理，所述 第一氧化物層的厚度為50?70埃，所述氮化硅層的厚度為60?80埃，所述第二氧化物層 的厚度為70?90埃。
8. 如權利要求1所述的抗輻照柵氧化層的制作方法，其特征在于，步驟四中，刻蝕0Ν0 層時，采用Β0Ε濕法刻蝕方法對ΟΝΟ層中的第二、第一氧化物層進行刻蝕；采用干法刻蝕方 法對0Ν0層中的中間氮化硅層進行刻蝕，并保證第一氧化物層完全裸露出來。
9. 如權利要求8所述的抗輻照柵氧化層的制作方法，其特征在于，采用Β0Ε濕法刻蝕方 法對0Ν0層中的第二、第一氧化物層進行刻蝕時的刻蝕速率低于250埃/分鐘。
10. 如權利要求1所述的抗輻照柵氧化層的制作方法，其特征在于，步驟五中，采用CVD 或熱氧化方法沉積一層氧化物，作為低壓管的柵氧化層，所述柵氧化層的厚度為15?200 埃。
【文檔編號】H01L21/28GK104091760SQ201410286809
【公開日】2014年10月8日 申請日期:2014年6月24日 優先權日:2014年6月24日
【發明者】奚鵬程, 楊冰 申請人:上海集成電路研發中心有限公司, 成都微光集電科技有限公司