用于金屬熔絲應用的堆疊通道結構的制作方法
【專利摘要】一種具有堆疊的通道（122,132）的后段制程（BOEL）熔絲結構。通道（122,132）堆疊導致高深寬比，而使得通道內的襯里和種子覆蓋更差。襯里（124）和種子層的弱化導致電遷移（EM）失效的較高概率。該熔絲結構解決了因差的襯里和種子覆蓋引起的失效。設計特征允許確定失效發生在何處、確定在熔絲編程后受損害區域的程度，并防止受損害電介質區域的進一步蔓延。
【專利說明】用于金屬熔絲應用的堆疊通道結構
[0001]相關申請的交叉引用
[0002]本申請要求于2011年3月29日提交的名稱為“STACKED VIA STRUCTURE FORMETAL FUSE APPLICATIONS”的美國專利申請13/074407的權益，該專利申請的全部內容作為引用并入本文。
【技術領域】
[0003]本發明涉及電子熔絲(e熔絲)。更具體地，本發明涉及用于金屬熔絲應用的堆疊通道結構。
【背景技術】
[0004]在先進技術中，e熔絲已在多晶娃(PC)級別下實施。在編程(programming)期間，持續時間短的高電流脈沖通過所述結構。這使PC頂部的硅化物不可逆地遷移，導致阻抗發生變化，從而充當可編程熔絲。
[0005]隨著微型化(scaling)的推進，變得更加難以在PC級別上實施這些e熔絲，因為穿過第一金屬層或導體的最大可允許電流下降。此外，與該情況相關聯的附帶損害變得更加難以容忍。結果，有在金屬互連級別下實施這些熔絲并使用電遷移(EM)現象來編程這些熔絲的動力。
[0006]在銅(Cu)互連中導致EM的功率需求比典型PC級別的熔絲更大。這部分地由于用在Cu互連中的襯里材料,諸如鉭(Ta)和氮化鉭(TaN),必須與Cu —起燒斷，以獲得恰當的熔絲編程。因此，需要設計熔絲結構，其易受EM影響，而不會危害剩余互連的可靠性。
[0007]在常規金屬熔絲方法中，如圖1所示，兩層結構包括嵌入電介質層10中的導體11以及嵌入電介質層20中的通道21和線22。蓋層(cap layer)23典型地被沉積在線22和電介質層20之上。電子流從通道21進入線22。高電流被施加在正電流連接件(I+)和負電流連接件(1-)之間，以引起EM失效。使用正電壓連接件(V+)和負電壓連接件(V-)來測量所述結構上的電壓。通過熔絲結構的電子流從下層金屬導體11至上層金屬線22。
[0008]在該設計中，在通道21中會發生一些失效，同時在線22中發生其它失效，導致對失效位置缺乏控制，使得在編程后熔絲結構的最終阻抗發生變化。而且，不能從電方面確定失效發生在通道21中還是線22中。線22中的失效不太理想，因為在編程工藝期間會危害蓋層23 ο
[0009]在該設計下的編程過程會導致對周圍電介質層20的損害。來自燒斷熔絲區域的材料將出現在被損害電介質區域中。如果發生了這種情況，則應關注的是，所述材料會遷移遍及電介質，導致鄰近線路短路。
[0010]因此，需要一種結構，使得失效優選出現在通道而不是線中。此外，需要一種檢測方法來確定編程過程導致通道損害還是線路損害。所述結構應允許確定來自燒斷熔絲區域的材料是否已遷移進入電介質區域中。還希望防止燒斷熔絲材料進一步移動。
【發明內容】

[0011 ] 本發明提供了一種后段制程熔絲結構。所述熔絲結構促進在熔絲某些區域中的失 效。本發明還提供了一種用于檢測在熔絲中何處發生失效的方法以及一種用于檢測熔絲中 損害的方法。
[0012]根據本發明的實施例，提供了一種熔絲結構。該熔絲結構包括:第一電介質層，具 有布置在形成于所述第一電介質層中的第一空腔中的第一導電通道和第一導電線，所述第 一導電通道和所述第一導電線具有沿所述第一空腔的至少豎直表面布置的第一襯里；第二 電介質層，位于所述第一電介質層上方，所述第二電介質層具有布置在形成于所述第二電 介質層中的第二空腔中第二導電通道和第二導電線，所述第二導電通道和所述第二導電線 與所述第一導電通道和所述第一導電線電接觸，并具有沿所述第二空腔的至少豎直表面布 置的第二襯里；其中所述第一襯里的至少一部分的厚度小于所述第二襯里的厚度。
[0013]根據本發明的另一實施例，提供了另一種熔絲結構。該熔絲結構包括:第一電介質 層，具有位于形成在第一電介質層中的第一雙鑲嵌空腔內的第一導電通道和第一導電線， 第一導電通道和第一導電線被第一襯里橫向圍繞；第二電介質層，位于第一電介質層上方， 具有嵌入形成在第二電介質層中的第二雙鑲嵌空腔內的第二導電通道和第二導電線，第二 導電通道和第二導電線與第一導電通道和第一導電線電接觸，并被第二襯里橫向圍繞；其 中，橫向圍繞第一導電通道和第一導電線的第一襯里的厚度小于約30nm，橫向圍繞第二導 電通道和第二導電線的第二襯里的厚度大于約30nm。
[0014]根據本發明的另一實施例，提供了另一種熔絲結構。該熔絲結構包括:第一電介質 層，具有布置在形成于所述第一電介質層中的第一空腔中的第一導電通道和第一導電線， 所述第一導電通道和所述第一導電線具有沿所述第一空腔的至少豎直表面布置的第一襯 里；第二電介質層，布置在所述第一電介質層上，所述第二電介質層具有布置在形成于所述 第二電介質層中的第二空腔中的第二導電通道和第二導電線，所述第二導電通道和所述第 二導電線與所述第一導電通道和所述第一導電線電接觸，所述第二導電線圍繞所述第二導 電通道橫向延伸，使得所述第二導電線在所有方向上延伸成至少比所述第二導電通道的上 部的直徑寬，所述第二導電線具有沿所述第二空腔的至少豎直表面布置的第二襯里；其中 所述第一襯里的厚度小于所述第二襯里的厚度。
[0015]根據本發明的另一實施例，提供了一種用于電檢測導電通道和導電線中的失效的 方法。該方法包括以下步驟:使得電流通過正電流連接件和負電流連接件之間的熔絲結構； 測量所述熔絲結構中第一電壓連接件和第二電壓連接件的每個的電壓；以及檢測導電通道 和導電線之一中的失效；其中，如果斷路存在于第一和第二電壓連接件兩者處，使得當施 加電流時在電壓連接件處沒有電流流動，則失效發生在導電通道中；以及其中，如果斷路僅 存在于第一和第二電壓連接件之一處，使得當施加電流時在電壓連接件之一處沒有電流流 動，并且斷路不存在于另一電壓連接件處，則失效發生在導電線中。
[0016]根據本發明的另一實施例，提供了一種用于電檢測熔絲的電介質區域中的損害的 方法。該方法包括以下步驟:在負電流連接件和正電流連接件之間施加電壓；測量正電流 連接件和負電流連接件之間的電流；以及檢測電介質區域中的損害，其中，在正電流連接件 (I + )和負電流連接件之間測得短路的情況下，損害存在并已擴展。
[0017]根據本發明的另一實施例，提供了一種用于檢測因燒斷熔絲被損傷的材料的熔絲結構。該熔絲結構包括:第一電介質層，設置在電介質材料上，且具有布置在形成于所述第一電介質層中的第一空腔中的第一導電通道和第一導電線，所述第一導電通道和所述第一導電線具有沿所述第一空腔的至少豎直表面布置的第一襯里；第二導電通道和第二導電線，設置在第二空腔中且具有沿所述第二空腔的至少豎直表面設置的第二襯里，所述第二空腔形成在第一電介質層中，其中第二導電通道和第二導線不與第一導電通道和第一導電線接觸；第二電介質層，布置在所述第一電介質層上，所述第二電介質層具有布置在形成于所述第二電介質層中的第三空腔中第三導電通道和第三導電線，所述第三導電通道和所述第三導電線與所述第一導電通道和所述第一導電線電接觸，所述第三導電線在所述第三導電通道周圍橫向延伸，使得所述第三導電線在所有方向上延伸成至少比所述第一導電通道的上部的直徑寬，并具有沿所述第三空腔的至少豎直表面布置的第三襯里；其中所述第一襯里的厚度小于所述第二襯里的厚度。
[0018]根據本發明的另一實施例，提供了一種制造熔絲結構的方法。該方法包括以下步驟:在第一電介質層中形成第一空腔，將第一電介質層布置在電介質材料上，電介質材料具有嵌入其中的導體，第一空腔與導體接觸；將第一襯里沉積在第一空腔的所有表面上；將種子層沉積在第一空腔中；用形成第一通道和第一線的導電材料填充第一空腔；將第二電介質層沿橫向設置在第一空腔上；在第二電介質層中形成第二空腔；將第二襯里沉積在第二空腔的所有表面上；將第二種子層沉積在空腔中；以及用形成第二通道和第二線的導電材料填充第二空腔，第二通道和第二線與第一通道和第一線電接觸。
【專利附圖】

【附圖說明】
[0019]參考所附權利要求和附圖所示來說明本發明的特征和元件。
[0020]圖1示出常規金屬熔絲結構的示意性截面。
[0021]圖2示出具有堆疊通道金屬熔絲結構的本發明的示意性截面。
[0022]圖3示出具有堆疊通道金屬熔絲結構和延伸的導電線的本發明的示意性截面。
[0023]圖4示出具有堆疊通道金屬熔絲結構和延伸的導電線的本發明的俯視圖。
[0024]圖5示出具有堆疊通道金屬熔絲結構、延伸的導電線以及相鄰的導電通道和導電線的本發明的示意性截面。
[0025]圖6A-6I示出制造本發明的熔絲結構的方法。
[0026]圖7示出用于在本發明的熔絲結構中產生差的襯里覆蓋的方法。
【具體實施方式】
[0027]本發明提供了一種具有堆疊通道的后段制程(BEOL)熔絲結構。通道的堆疊導致高深寬比，這使得通道內部的襯里和種子覆蓋更差。襯里和種子層中的弱化導致更高概率的電遷移(EM)失效。本發明包括熔絲結構，以解決因差的襯里和種子覆蓋而引起的失效。設計特征允許在熔絲編程后，確定受損害區域的程度。其它設計特征使得可防止受損害的電介質區域進一步蔓延。
[0028]下面參考附圖描述本發明的實施例。實施例說明了實施為各種形式的本發明。本發明不局限于下述實施例，而是表現為教導本領域技術人員如何制作和使用本發明。附圖的一些方面從一個附圖至另一附圖是重復的。在每個前述附圖中，所述方面從它們第一次出現開始保留它們的編號。
[0029]現在參見圖2，示出根據本發明的熔絲結構。熔絲結構在上方，并與嵌入電介質材 料110中的導體111電接觸。電介質層120布置在電介質材料110上方。導電通道122和 導電線123布置在形成于電介質層120中的空腔121中。優選地，導電線123形成在導電 通道122上方。襯里124沿空腔121的至少豎直表面布置。優選地，襯里124還沿空腔121 的底表面布置。
[0030]電介質層130布置在電介質層120上方。導電通道132和導電線133布置在形成 于電介質層130中的空腔131中。導電通道132和導電線133與導電通道122和導電線 123電接觸。襯里134沿空腔131的至少豎直表面布置。優選地，襯里134還沿線133下方 的水平表面135、空腔131的底表面和導電線133的豎直表面布置。穿過熔絲結構的電子流 從下層金屬導體111經由導電通道122、導電線123和導電通道132到達上層金屬導電線 133。
[0031]與襯里134的至少一部分相比，襯里124優選地具有差的覆蓋。襯里124的厚度 優選地小于襯里134的厚度，使得在正電流連接件(I+)和負電壓連接件(1-)之間施加高 電流時會引起電遷移(EM)失效，失效優選發生在導電通道122中，而不是發生在導電通道 132或導電線133中。具體地，襯里124的厚度優選地小于約30nm，襯里134的厚度優選地 大于約30nm。在該結構中，EM失效更可能發生在導電通道122中，而不是導電通道132或 導電線133中，因為由于襯里124的差的覆蓋，需要比較低的功率來在導電通道122中產生 失效。
[0032]任何適合的電介質材料可用于電介質材料110以及電介質層120和130。用于每個 電介質110、120和130的材料可以相同或不同。典型的電介質材料包括任何現今已知或以 后開發的多孔或非多孔電介質材料，比如，氧化硅(SiO)、氮化硅(Si3N4)、氫化硅碳氧化物 (SiCOH)、倍半硅氧烷、包括硅(Si )、碳(C)、氧(0)和/或氫(H)原子的摻碳氧化物(即，有機 娃酸鹽)、熱固性聚芳醚(thermosetting polyarylene ether)>SiLK? (可從 Dow Chemical Corporation獲得的聚芳醚)、可從JSR Corporation獲得的旋涂含娃-碳聚合物材料以及 其它低介電常數(〈3.9)材料或它們的層。
[0033]電介質阻擋層或蓋層布置在電介質材料110以及電介質層120和130的每個上 方。用于各蓋層的材料可以相同或不同。用于蓋層的典型電介質材料包括任何現今已知或 以后開發的電介質層，比如，碳化硅(Sic)、氮化硅(Si3N4)、二氧化硅(SiO2)和摻氮或氫的 碳化硅(SiC (N，H))。
[0034]任何適合的襯里材料可用于襯里124和134，用于每個襯里124和134的材料可 以相同或不同。典型襯里材料包括鉭(Ta)、氮化鉭(TaN)、鈦(Ti )、氮化鈦(TiN)、鎢(W)、釕 (Ru)和氮化釕(RuN)。
[0035]任何適合的導電材料可用于導體111、導電通道122、導電線123、導電通道132和 導電線133。用于導體111、導電通道122、導電線123、導電通道132和導電線133中的每 個的材料可以相同或不同。典型導電材料包括銅(Cu)、鋁(Al)、銀(Ag)、金(Au)和合金。
[0036]由于襯里沉積工藝的性質，通道中的襯里覆蓋取決于覆蓋哪個通道側壁。在Ta和 TaN的情況下，使用物理氣相沉積(PVD)工藝，使得通道上方的線結構會影響通道中的襯里 覆蓋。相同情況適于Cu種子層，Cu種子層在襯里沉積之后通過PVD沉積。在圖1中，差的襯里覆蓋出現在與線22的端部25相反的通道側壁24上，而好的襯里覆蓋出現在另一通道側壁26上。這是電介質陰影效果的結果，其中，線端的存在阻止襯里材料充分地涂覆相反的通道側壁。這表示不太理想的情形，因為具有好的襯里覆蓋的通道需要較高的功率來燒斷。
[0037]為了防止陰影效果，本發明的另一實施例在整個導電通道132上允許好的襯里和種子覆蓋，因為失效仍可發生在導電通道132和導電線133中。在本發明的優選實施例中，襯里覆蓋可受線開口沿橫向延伸出通道開口的程度影響。如圖2所示，導電線133沿橫向延伸出導電通道132的一側136。導電線133還可沿橫向關于導電通道132在所有方向上延伸一定距離，如圖3。所述延伸能保證導電通道132的側壁136和137上好的襯里和種子覆蓋。使導電線133的寬度在所有方向上比導電通道132的上部直徑更寬能保證導電通道132的所有側壁接收好的襯里和種子覆蓋，如圖4所示。當導電線133的寬度在所有方向上增加時，導電通道132的襯里和種子覆蓋繼續在所有方向上改進。導電通道132的襯里和種子覆蓋的改進減少了在導電通道132和導電線133中發生失效的可能，并促進了導電通道122中的失效。
[0038]使導電線133延伸還提供了電區分導電通道122、導電通道132和導電線133中的失效的能力。在高電流被施加通過熔絲結構以燒斷熔絲的熔絲編程之后，電流被施加在導電線133處的正電流連接件(I+)和導體111處的負電流連接件(1-)之間。結構兩端的電壓在沿導電線133的正電壓連接件(V+)和導體111處的負電壓連接件(V-)上測量。如果在正(V+)電壓連接件和負(V-)電壓連接件兩者處測得開路，則失效出現在導電通道中，例如圖3中的導電通道122。因此，當施加電流時，在電壓連接件處沒有電流流動。然而，如果斷路僅存在于正電壓連接件之一處，則失效出現在導電線中，例如圖3中的導電線133。該測試可用于篩選部件，使得在產品中僅允許通道失效。
[0039]在熔絲編程期間施加高電流通過熔絲結構可導致周圍電介質層中的損害。如果導電通道122失效，則通過將通道和線放置成靠近熔絲結構可電檢測得到的損害，如圖5顯示為導電通道142和導電線143。參見圖5，通過在負電壓連接件(V-)和正電壓連接件(V+)之間施加電壓，然后測量正電流連接件(I+)和負電流連接件(1-)之間的電流可進行檢測。負電壓和電流連接件位于導體111處，并沿導電線133。正電壓和電流連接件位于導電通道142和導電線143處。如果測得短路，則受損害區域已延伸太遠，且會導致可靠性問題。然后，可調節編程條件以產生較少損害。
[0040]可使用如圖6A-6I所示工藝來形成圖2所示的熔絲結構。首先，電介質層120沉積在電介質材料110上，電介質材料110具有嵌入其中的導體111。然后，用于導電通道122和導電線123的開口或空腔121形成在電介質層120中。優選地，空腔121可以是雙鑲嵌空腔，以同時提供用于導電通道122和導電線123的開口。接著，襯里124借助于例如物理氣相沉積(PVD)或化學氣相沉積(CVD)工藝沉積在空腔121的至少豎直表面上。優選地，襯里124也沉積在空腔121的底表面上。Cu種子層借助于PVD沉積在空腔121中。然后，使用例如電鍍工藝用例如Cu的導電材料填充具有襯里124的空腔121，以形成導電通道122和導電線123。在例如電介質層120中還可通過電鍍工藝可選地形成通道142和線143，如圖5所示。
[0041]接著，電介質層130沉積在層120上，開口或空腔131形成在電介質層130中，襯里134沉積在空腔131的表面上，沉積Cu種子層，用導電材料填充空腔131，以形成導電通 道132和導電線133。可選地，導電線133形成為圍繞導電通道132在所有方向上延伸。
[0042]電介質層120和130可通過許多方法沉積。對于摻碳氧化物電介質(SiCOH)來說， 化學氣相沉積(CVD)是優選的方法。對于聚合物基電介質來說，旋涂工藝是優選的方法。
[0043]可使用任何適合的光刻圖案化和刻蝕工藝形成空腔121。可使用單或雙鑲嵌工藝 形成導電通道122和132以及導電線123和133。優選地使用雙鑲嵌工藝。
[0044]物理氣相沉積(PVD)工藝用于沉積襯里材料，例如Ta和TaN。例如化學氣相沉積 (CVD)和原子層沉積(ALD)的其它沉積工藝也可用于沉積襯里材料。
[0045]為了促進下通道中的失效，而不是上通道或線中的失效，優選地，在導電通道122 中生成差的襯里覆蓋，而在導電通道132中生成好的襯里覆蓋。用于生成差的襯里覆蓋的 多個實施例如圖7所示。用于生成差的襯里覆蓋的一個實施例是在導電通道122的上部 125處產生較大的角度。用于生成差的襯里覆蓋的另一實施例是通過在導電通道122的頂 側壁處制成大于87°的角度和大于87°的高角而制成導電通道122的陡峭底側壁126。用 于生成差的襯里覆蓋的另一實施例是通過底切導電通道122的側壁127和128，優選地使得 底切129大于3nm。
[0046]為了底切導電通道122的側壁127和128,電介質層利用用于圖案轉移的硬掩模被 反應離子刻蝕。這產生了電介質-硬掩模堆疊，其中，反應離子刻蝕的導電通道122具有位 于頂部的致密硬掩模材料。電介質層是不如硬掩模致密的材料，這意味著其更傾向于變形， 并更易于通過例如反應離子刻蝕和濕法刻蝕而刻蝕。而且，它更易于通過例如加熱、除氣和 脫濕而變形。結果是，襯里和種子沉積可能具有位于頂部的硬掩模結構，硬掩模結構具有用 于圖案化結構的比用于圖案化的較不致密電介質層更嚴密的尺寸公差。可使用任何低k電 介質來執行底切過程，然而，使用超低k電介質底切過程的效果可更明顯。因此，簡單地基 于濕清潔(wet clean)或反應離子刻蝕的選擇或者脫氣條件，底切易于生成或制造，濕清潔 或反應離子刻蝕被選擇用于與硬掩模相對的超低k電介質，脫氣條件導致與硬掩模相對的 超低k電介質收縮更多。超低k電介質材料的介電常數小于2.7。
[0047]本文中使用的術語僅僅為了描述特定實施例的目的，并不意在限制本發明。如本 文中所使用的，單數形式“一”及其變體意在也包括復數形式，除非文中明確表示為其它情 況。還應理解，當在本說明書中使用時，術語“包括”及其變體明確提及特征、整體、步驟、操 作、元件和/或部件的存在，但并不排除額外的一個或多個其它特征、整體、步驟、操作、元 件、部件和/或它們的組的存在。
[0048]下面權利要求書中相應的結構、材料、行為和所有方式或步驟加功能元件的等同 物意在包括用于與特定要求的其它要求元件結合執行功能的任何結構、材料或行為。給出 本發明的說明書用于說明和描述的目的，但并不意在窮舉或限制本發明為所公開的形式。 在不脫離本發明的范圍和精神的情況下，任何修改和改變對本領域的普通技術人員都是顯 而易見的。實施例被選擇和描述，以最好地說明本發明的原理和實際應用，使本領域的普通 技術人員能夠理解用于各種實施例的本發明，各種修改適于設想的特定用途。
[0049]工業實用性
[0050]本發明工業上應用于高性能半導體場效應晶體管(FET)器件的設計和制造中，高 性能半導體場效應晶體管器件結合進集成電路芯片中，集成電路芯片應用于各種各樣的電氣和電子設備。
【權利要求】
1.一種熔絲結構，包括:第一電介質層(120 )，具有布置在形成于所述第一電介質層(120 )中的第一空腔(121) 中的第一導電通道(122)和第一導電線(123)，所述第一導電通道(122)和所述第一導電線 (123)具有沿所述第一空腔(121)的至少豎直表面布置的第一襯里(124);第二電介質層(130)，位于所述第一電介質層(120)上方，所述第二電介質層(130)具有布置在形成于所述第二電介質層(130)中的第二空腔(131)中的第二導電通道(132)和第二導電線(133)，所述第二導電通道(132)和所述第二導電線(133)與所述第一導電通道(122)和所述第一導電線(123)電接觸，并具有沿所述第二空腔(131)的至少豎直表面布置的第二襯里(134)；其中所述第一襯里(124)的至少一部分的厚度小于所述第二襯里(134)的厚度。
2.如權利要求1所述的熔絲結構，其中所述第一襯里(124)的厚度小于約30nm，而所述第二襯里(134)的厚度大于約30nm。
3.如權利要求1所述的熔絲結構，其中所述第二導電線(133)在所述第二導電通道 (132)周圍橫向延伸，使得所述第二導電線(133)在所有方向上至少比所述第二導電通道 (132)的上部的直徑寬。
4.如權利要求1所述的熔絲結構，其中所述第一空腔(121)和所述第二空腔(131)至少之一采用雙鑲嵌工藝形成。
5.如權利要求1所述的熔絲結構，其中所述第一襯里(124)和所述第二襯里(134)包括從由鉭(Ta)、氮化鉭(TaN)、鈦(Ti )、氮化鈦(TiN)、鎢(W)、釕(Ru)、氮化釕(RuN)和它們的組合構成的組中選擇的材料。
6.如權利要求1所述的熔絲結構，其中所述第一電介質層(120)和所述第二電介質層 (130)包括從由氧化硅(SiO)、氮化硅(Si3N4)、氫化硅碳氧化物(SiCOH)、倍半硅氧烷、摻碳氧化物、低介電常數材料和它們的組合構成的組中選擇的材料。`
7.如權利要求1所述的熔絲結構，其中所述第一導電線(123)布置在所述第一導電通道(122)上方，所述第二導電線(133)布置在所述第二導電通道(132)上方。
8.如權利要求1所述的熔絲結構，其中所述第一電介質層(120)布置在電介質材料 (110)上，所述電介質材料(110)具有嵌入其中的導體(111)，所述導體與所述第一導電通道和所述第一導電線電接觸。
9.如權利要求8所述的熔絲結構，其中所述導體(111)、所述第一導電通道(122)和所述第二導電通道(132)以及所述第一導電線(123)和所述第二導電線(133)包括從由銅 (Cu)、招(Al)、銀(Ag)、金(Au)和合金構成的組中選擇的材料。
10.一種熔絲結構，包括:第一電介質層(120)，具有布置在形成于所述第一電介質層(120)中的第一空腔(121) 中的第一導電通道(122)和第一導電線(123)，所述第一導電通道(122)和所述第一導電線(123)具有沿所述第一空腔(121)的至少豎直表面布置的第一襯里(124);第二電介質層(130)，布置在所述第一電介質層(120)上，所述第二電介質層(130)具有布置在形成于所述第二電介質層(130)中的第二空腔(131)中的第二導電通道(132)和第二導電線(133)，所述第二導電通道(132)和所述第二導電線(133)與所述第一導電通道 (122)和所述第一導電線(123)電接觸，所述第二導電線(133)在所述第二導電通道(132)周圍橫向延伸，使得所述第二導電線(133)在所有方向上延伸成至少比所述第一導電通道(122)的上部的直徑寬，所述第二導電線具有沿所述第二空腔(131)的至少豎直表面布置的第二襯里(134); 其中所述第一襯里(124)的厚度小于所述第二襯里(134)的厚度。
11.如權利要求10所述的熔絲結構，其中所述第一襯里(124)的厚度小于約30nm，而所述第二襯里(134)的厚度大于約30nm。
12.如權利要求10所述的熔絲結構，還包括布置在形成于所述第一電介質層(120)中的第三空腔中的第三導電通道(142)和第三導電線(143)，所述第三導電通道(142)和所述第三導電線(143)具有沿所述第三空腔的至少豎直表面布置的第三襯里，其中所述第三導電通道(142)和所述第三導電線(143)不與所述第一導電通道(122)接觸。
13.如權利要求10所述的熔絲結構，其中所述第一導電線(123)布置在所述第一導電通道(122)上方，所述第二導電線(133)布置在所述第二導電通道(132)上方。
14.如權利要求10所述的熔絲結構，其中所述第一電介質層(120)布置在電介質材料(110)上，所述電介質材料具有嵌入其中的導體(111)，所述導體(111)與所述第一導電通道(122)和所述第一導電線(123)電接觸。
15.一種用于電檢測 導電通道和導電線中的失效的方法，包括以下步驟: 使得電流通過正電流連接件(I+)和負電流連接件(1-)之間的熔絲結構； 測量所述熔絲結構中第一電壓連接件和第二電壓連接件的每個的電壓；以及 檢測導電通道(122)和導電線(133)之一中的失效； 其中如果斷路存在于所述第一和第二電壓連接件兩者處，使得當施加電流時在所述電壓連接件處沒有電流流動，則失效發生在所述導電通道(122)中；以及 其中如果斷路僅存在于所述第一和第二電壓連接件之一處，使得當施加電流時在所述電壓連接件之一處沒有電流流動，并且斷路不存在于另一電壓連接件處，則失效發生在導電線(133)中。
16.如權利要求15所述的方法，其中所述正電流連接件(I+)位于第一導電線(123)上，所述負電流連接件(1-)位于導體(111)和第二導電線(133 )之一上。
17.如權利要求15所述的方法，其中所述第一電壓連接件位于第一導電線(123)上，所述第二電壓連接件位于導體(111)和第二導電線(133)之一上。
18.一種用于電檢測熔絲的電介質區域中的損害的方法，包括以下步驟: 在負電流連接件和正電流連接件(I+)之間施加電壓； 測量所述正電流連接件和所述負電流連接件(1-)之間的電流；以及檢測電介質區域中的損害，在所述正電流連接件(I+)和所述負電流連接件(1-)之間測得短路的情況下，在所述電介質區域中，損害存在且已經擴展。
19.如權利要求18所述的方法，其中所述負電流連接件(1-)位于導體(111)和第二導電線(133)上，所述正電流連接件(I+)位于第三導電線(143)上。
20.一種用于檢測因燒斷熔絲被損傷的材料的熔絲結構，包括:第一電介質層(120)，具有布置在形成于所述第一電介質層(120)中的第一空腔(121)中的第一導電通道(122)和第一導電線(123)，所述第一導電通道(122)和所述第一導電線(123)具有沿所述第一空腔(121)的至少豎直表面布置的第一襯里(124);第二電介質層(130)，布置在所述第一電介質層(120)上，所述第二電介質層(130)具有布置在形成于所述第二電介質層(130 )中的第二空腔(131)中的第二導電通道(132 )和第二導電線(133)，所述第二導電通道(132)和所述第二導電線(133)與所述第一導電通道 (122)和所述第一導電線(123)電接觸，所述第二導電線(133)在所述第二導電通道(132) 周圍橫向延伸，使得所述第二導電線(133)在所有方向上延伸成至少比所述第二導電通道(132)的上部的直徑寬，并具有沿所述第二空腔(131)的至少豎直表面布置的第二襯里 (134);以及第三導電通道(142 )和第三導電線(143 )，布置在形成于所述第一電介質層(120 )中的第三空腔中，其中所述第三導電通道(142)和所述第三導電線(143)不與所述第一導電通道(122)和所述第一導電線(123)接觸；其中所述第一襯里(124)的厚度小于所述第二襯里(134)的厚度。
21.如權利要求20所述的熔絲結構，其中所述第一襯里(124)的厚度小于約30nm，而所述第二襯里(134)的厚度大于約30nm。
22.如權利要求20所述的熔絲結構，其中所述第一導電線(123)布置在所述第一導電通道(122)上方，所述第二導電線(133)布置在所述第二導電通道(132)上方。
23.如權利要求20所述的熔絲結構，其中所述第一電介質層(120)布置在電介質材料(110)上，所述電介質材料 具有嵌入其中的導體(111)，所述導體(111)與所述第一導電通道(122)和所述第一導電線(123)電接觸。
【文檔編號】H01L23/62GK103460380SQ201280016328
【公開日】2013年12月18日 申請日期:2012年3月13日 優先權日:2011年3月29日
【發明者】R.G.菲利皮, G.伯尼拉, K.錢達, S.格魯諾, N.E.魯斯蒂格, A.H.西蒙, 王平川 申請人:國際商業機器公司