專利名稱：使用借助微波輻射形成的低泄漏齊納二極管的esd保護的制作方法
技術領域：
本申請案大體來說涉及半導體裝置及用于制作此些裝置的方法。更具體來說，本申請案描述含有使用已借助微波輻射形成的低泄漏齊納二極管來保護以免受靜電放電影響的集成電路的半導體裝置。
背景技術：
含有集成電路(IC)或離散裝置的半導體裝置用于各種各樣的電子設備中。IC裝置(或者芯片或離散裝置)包括已在半導體材料的襯底的表面中制造的小型化電子電路。所述電路由許多重疊層構成，包含含有可擴散到襯底中的摻雜劑的層(稱為擴散層)或含有植入到襯底中的離子的層(植入層)。其它層為導體(多晶硅或金屬層)或傳導層之間的連接(通孔或接觸層)。可以使用許多步驟(包含生長各層、成像、沉積、蝕刻、摻雜及清潔)的組合的逐層工藝制作IC裝置或離散裝置。通常使用硅晶片作為襯底且使用光刻標記所述襯底的待被摻雜的不同區域或沉積及界定多晶硅、絕緣體或金屬層。IC裝置可易受來自操作環境及/或所述IC裝置所暴露于或連接到的外圍裝置的損壞靜電放電(ESD)脈沖的影響。通常已使用齊納二極管在這些情形中保護IC裝置，因為其可分流可能損害裝置的電壓且由于其成本低。
發明內容
本申請案描述半導體裝置及用于制作此些裝置的方法。所述半導體裝置含有可使用已使用微波輻射形成的低泄漏齊納二極管來部分地或完全地保護以免受靜電放電影響的集成電路裝置。這些半導體裝置含有半導體襯底；所述襯底的第一部分，其含有連接到所述襯底的上部部分中的柵極墊的集成電路裝置；及所述襯底的第二部分，其含有具有最高達約10000伏的ESD額定值的齊納二極管，其中所述齊納二極管圍繞所述襯底的外圍定位。可使用微波輻射在齊納二極管20的溝槽中形成單晶Si材料，借此通過使Si晶粒生長(或 再生長)到較大大小同時消耗較小晶粒來減少所述齊納二極管的每單位面積的晶粒邊界。因此，即使所述齊納二極管的橫截面積從僅僅環繞所述柵極墊增加到囊括更多的所述襯底(即，包含襯底的頂部上的源極墊)時，來自所述齊納二極管的泄漏電流也保持在可接受的水平下。
根據各圖可更佳地理解以下描述，圖中圖1展示含有多晶硅層的半導體結構的一些實施例；
圖2展示含有經圖案化多晶硅層的半導體結構的一些實施例；圖3展示含有在經圖案化多晶硅層上的掩模的半導體結構的一些實施例；圖4展示含有臺面結構的半導體結構的一些實施例；圖5展示含有環繞溝槽的臺面結構的半導體結構的一些實施例；圖6展示含有正經受微波輻射的上部Si層的半導體結構的一些實施例；圖7展示含有齊納二極管的半導體結構的一些實施例；且圖8及9展示含有IC裝置及齊納二極管的半導體結構的一些實施例。
所述各解說明半導體裝置及用于制作此些裝置的方法的特定方面。連同以下描述一起，所述各圖證實及解釋所述方法及經由這些方法產生的結構的原理。在圖式中，為清晰起見，放大層及區的厚度。不同圖式中的相同參考編號表示相同元件，且因此將不重復其描述。當在本文中使用術語“在…上”、“附接到…”或“耦合到…”時，一個物件(例如，材料、層、襯底等)可在另一物件上、附接到或耦合到另一物件，而不管所述一個物件是直接在另一物件上、直接附接到或耦合到另一物件還是所述一個物件與另一物件之間存在一個或一個以上介入物件。此外，如果經提供，那么方向(例如，在…上面、在…下面、頂部、底部、側面、向上、向下、在…下方、在…上方、上部、下部、水平、垂直、“x”、“y”、“z”等)為相對的且僅僅以實例方式且為便于說明及論述而非以限制方式提供。另外，在參考元件列表(例如，元件a、b、c)的情況下，此參考打算包含所列元件中的任何一者自身、少于所有所列元件的任何組合及/或所有所列元件的組合。
具體實施例方式以下描述供應特定細節以便提供透徹的理解。然而，所屬領域的技術人員將理解可在不采用這些特定細節的情況下實施及使用所述半導體裝置以及制作及使用所述裝置的相關聯方法。確實，所述半導體裝置及相關聯方法可通過修改所圖解說明的裝置及方法而付諸實踐且可結合工業中常規上使用的任何其它設備及技術加以使用。舉例來說，盡管描述涉及含有齊納二極管的半導體裝置，但可針對需要ESD保護且將從減少的泄漏獲益的任何其它類型的半導體裝置修改所述描述。同樣地，盡管描述涉及U-MOS (U形M0SFET)半導體裝置，但可針對可含有或可不含有形成于溝槽中的柵極結構的任何其它類型的半導體裝置(例如LDMOS或CMOS裝置)或甚至不形成于溝槽中的IC裝置修改所述描述。在各圖中圖解說明且在本文中描述半導體裝置及用于制作此些裝置的方法的一些實施例。在這些實施例中，如圖1中所描繪，所述方法可在首先提供半導體襯底105作為半導體結構100的一部分時開始。可使用任何半導體襯底作為襯底105。一些襯底的實例包含單晶硅晶片、外延Si層及/或例如在絕緣體上硅(SOI)技術中所使用的經接合晶片。此外，通常用于電子裝置的任何其它半導電材料可在恰當條件下用作用于襯底105的材料，包含Ge、SiGe, GaN, C及/或任何純的或復合的半導體，例如II1-V或I1-VI及其變體。這些襯底中的任一者或全部可保持不摻雜或摻雜有任何數目的p型或n型摻雜劑或摻雜劑的組合。在一些配置中，襯底105包括用任何類型或數目的n型摻雜劑重摻雜到所要濃度的單晶Si晶片，如圖1中所展示。半導體結構100可任選地含有位于襯底105的上部表面的一部分上的一個或一個以上外延(或“印i”)層。在圖1中，將個別外延層(或多個外延層)描繪為外延層110。在一些配置中，外延層Iio覆蓋襯底105的大致整個上部表面。在使用Si作為用于襯底105的材料的情況下，外延層110包括Si。可使用任何工藝(包含任何外延沉積工藝)來提供外延層110。在一些實例中，可用任何類型或數目的p型摻雜劑輕摻雜所述外延層，如圖1中所展示。在圖1中所展示的實施例中，可接著使用任何工藝(例如，硅烷、乙硅烷或丙硅烷的化學氣相沉積)在外延層110的上部表面上方沉積多晶硅層120。多晶硅層120可保持不被摻雜或可摻雜有植入物，例如在沉積多晶硅材料時被原位摻雜PH3。接下來，如圖1中所展示，可使用任何光刻工藝在多晶硅層120的上部表面上形成掩模115，所述光刻工藝給掩模115提供所要圖案。可接著使用蝕刻工藝來移除多晶硅層120的未覆蓋有掩模115的未保護部分，如圖2中所展示。可使用任何蝕刻工藝(例如借助SF6及氯氣的干蝕刻)來執行此移除。可接著使用任何工藝(例如在過氧化物/硫酸混合物中蝕刻)來移除掩模115。接下來，如圖3中所展示，可接著使用任何光刻工藝在多晶硅層120及外延層110的上部表面的一部分上方形成第二掩模125，所述光刻工藝給掩模125提供所要圖案。第二 掩模125使外延層110的稍后將在工藝中移除的部分(即，其中稍后將形成齊納二極管的一部分)被暴露。可接著使用蝕刻工藝來移除外延層110的未覆蓋有第二掩模125的未保護部分，如圖4中所展示。可使用任何蝕刻工藝(例如使用在過氧化物/硫酸混合物中蝕刻的工藝)來執行此移除。可接著使用任何工藝來移除第二掩模125。如圖4中所展示，可在所得結構上方形成絕緣層130。在一些實施例中，可通過沉積任何已知絕緣材料(即，氧化硅)及/或通過生長絕緣材料直到其覆蓋多晶硅層120及已形成于外延層110的上部表面中的淺溝槽132為止來形成絕緣層130。可沉積所述絕緣材料直到達到所要厚度為止。可使用任何已知高質量沉積工藝(包含可在淺溝槽132內產生高度保形階梯覆蓋的任何化學氣相沉積(CVD)工藝(即，SACVD))來執行絕緣材料的沉積。如果需要，那么可使用回流工藝來使所沉積的絕緣材料回流，借此幫助減少絕緣材料內的空隙或缺陷。在一些實施例中，絕緣層130包括氧化物層。氧化物層的一個實例為可通過在含氧化物氛圍中氧化外延層110及多晶硅層120直到已生長所要厚度的氧化物而形成的屏蔽氧化物層。如圖4中所展示，所得半導體結構含有具有上覆于多晶硅層120上的氧化物層130的臺面135。接下來，如圖5 (其集中于半導體結構100的含有僅僅單個臺面135的一部分上)中所展示，可在臺面結構135中形成溝槽結構(或溝槽)140。此過程的結果為形成環繞溝槽140的兩個面結構145。可通過任何工藝來形成溝槽140，包含在臺面135的上部表面上形成第三掩模(未展示)且接著使用所述第三掩模使用任何蝕刻劑來蝕刻氧化物層130、多晶硅層120及外延層110的材料，所述蝕刻劑將蝕刻所有這些材料。在已形成溝槽140之后，可接著移除第三掩模。如圖6中所展示，可接著在所得結構上方沉積硅層150。可以任何非單晶結構沉積Si層150。因此，在一些實施例中，Si層150可經沉積使得一部分或大致整個層包括非晶結構。在其它實施例中，且在恰當條件下，Si層150可經沉積使得一部分或大致所有所述層包括多晶結構。可任選地用任何摻雜劑或摻雜劑的組合來摻雜硅層150。舉例來說，可用任何數目或類型的含P及/或含B摻雜劑材料摻雜硅層150，因為所述材料可幫助或防止在熱循環期間的空隙形成及硅晶粒的移動。在一些實施例中，Si層150中P及/或B摻雜劑的濃度可介于從約I X IO18原子/cm3到約3XlO2tl原子/cm3的范圍內。在其它實施例中，Si層150中P及/或B摻雜劑的濃度可介于從約IX IO19原子/cm3到約2X 102°原子/cm3的范圍內。在又一些實施例中，所述濃度可為這些量的任何適合組合或子范圍。可使用任何工藝用這些摻雜劑原位摻雜硅層150及/或對其進行植入。在一些實施例中，可使用將獲得本文中所描述的濃度的任何工藝向Si層150添加P及/或B摻雜劑。在例如其中使用硅烷氣體形成Si層150的其它實施例中，可向所述硅烷氣體添加含P及/或含B氣體。可使用的含P及/或含B氣體包含二硼烷、PH3、BCL3或其組合。在又一些實施例中，可在已形成Si材料(Si層150中)之后植入P及/或B摻雜劑。可接著對硅層150的結晶結構進行改質以形成具有單晶結構的材料。為了對硅層150的結晶結構進行改質，可在低溫度下借助微波對其進行加熱。可任選地通過補充加熱系統對其進行加熱以達到用于最優晶粒生長(其可由MW輻射誘發)的所要溫度。此工藝致使Si層150中的Si晶體晶粒使用外延層110的結晶結構作為籽晶而再生長。如果存在 Si層150中的摻雜劑，那么MW輻射還可活化所述摻雜劑。在一些實施例中，這些低溫度可小于約800°C。在其它實施例中，這些低溫度可介于從約200°C到約800°C的范圍內。在又一些實施例中，所述溫度可介于從約200°C到約550°C的范圍內。在再一些實施例中，這些低溫度可為這些溫度的任何適合組合或子范圍。微波加熱過程可使用政府法規允許用于工業應用的任何頻率或波長的微波。在一些實施例中，所述微波的頻率可介于從約2. 45GHz到約5. 8GHz的范圍內且具有介于從約52mm到約123mm的范圍內的波長。可執行微波加熱過程達足以使Si晶粒再結晶的任何時間。在一些實施例中，所述時間的范圍可最高達約120分鐘，此比在形成外延層時使用的一些常規爐式工藝中通常所需的5到6個小時短得多。在其它實施例中，此時間可介于從約I分鐘到約120分鐘的范圍內。在又一些實施例中，所述時間可介于從約2分鐘到約60分鐘的范圍內。在再一些實施例中，所述時間可介于從約2分鐘到約15分鐘的范圍內。在另一些實施例中，所述時間可為這些量的任何適合組合或子范圍。在一些實施例中，可使用快速熱處理(RTP)與麗退火的組合對結晶結構進行改質。在這些實施例中，可在從約900°C到約1100°C下執行RTP達約2分鐘到約15分鐘，且可在從約200°C到約550°C下執行MW退火過程達約2分鐘到約30分鐘。使用MW的此低溫度過程的結果為形成了單晶結構。在一些配置中，所沉積Si層150可包括可通過將多晶硅材料附著到外延層110的所要晶面[S卩，(111)、(100)或(110)或(311)]而轉換成單晶Si結構的多晶Si。當使所沉積Si層150再結晶為單晶結構155時，(外延層110的)下伏晶體平面隨著其再結晶而傳播穿過所述材料。在一些配置中，可在施加微波(MW)輻射的同時沉積Si層150，借此快速地生長大的晶體Si結構。這些配置僅涉及單步驟過程而不涉及沉積與再結晶的兩個單獨過程。因此，這些配置可避免在非晶Si(a-Si)的再結晶期間體積減少的問題。接下來，如圖7中所展示，可使圖6的含有單晶層155的半導體結構經受平面化工藝。執行平面化工藝(即，CMP工藝)直到接觸外延層110的上部表面為止。平面化工藝的結果為移除臺面結構145及移除單晶層155的塊體，借此產生圖7中所展示的結構。可接著在經平面化結構上方沉積任何勢壘電介質層(例如低溫度氧化物)。可接著在所得結構的上部表面上方形成絕緣層160 (例如BPSG)。接著，可執行圖案化、蝕刻、加襯及填充處理以形成到源極及柵極金屬的觸點。可接著使用溝槽140中的單晶Si材料來使用形成本文中所描述的結構的任何處理形成齊納二極管。在此處理中，已用n型摻雜劑(P)或p型摻雜劑(B)摻雜(不論是通過植入還是作為原位工藝)溝槽140中的單晶材料。可接著使用任何工藝用相反類型的摻雜劑摻雜溝槽140的任一側上的材料，例如通過用光致抗蝕劑覆蓋溝槽140且接著將所述相反類型的摻雜劑植入到所要濃度。此工藝在溝槽140中形成齊納二極管與單晶Si結構的PN結，以使其面在小于或等于將允許單晶生長的傳播向單晶層155中的晶體結構傳播的距離的距離處含有所要晶體定向。可使用的晶體定向包含將以最小距離向定向單晶平面傳·播的晶體的那些定向，最小收縮及應力效應也為重要的考慮因素。舉例來說，這些晶體定向可為{100}、[110]或{311}定向。在一些實施例中，可使用此處理來形成圖8或9中所描繪的含有齊納二極管20的半導體結構。半導體裝置5含有襯底105 (任選地在其上部表面上具有外延層110)，襯底105具有連接到上部表面上的柵極墊15及源極墊25的IC裝置。襯底105可含有任何適合數目及/或類型的集成電路(IC)裝置。此些IC裝置的實例可包含而不限于晶體管，例如，雙極結晶體管(BJT)、金屬氧化物半導體場效應晶體管(MOSFET)、絕緣柵極場效應晶體管(IGFET)及/或任何其它適合類型的晶體管。在一些實施例中，IC裝置包括已形成于溝槽結構中的晶體管，包含UM0S(U形M0SFET)裝置、LDMOS (橫向擴散M0SFET)裝置或其組合。如此項技術中已知，IC裝置含有晶體管的連接到柵極墊15的柵極及連接到源極墊25的源極。半導體裝置5還含有齊納二極管20，如圖8及9中所展示。齊納二極管20可形成為圍繞柵極墊15 (如圖8中所展示)或圍繞襯底105的外圍(如圖9中所展示)的環。齊納二極管20含有可在規定的電流下在反向偏置擊穿模式中操作而不持續損壞襯底105中的IC裝置的P/N結。所述P/N結可由于借助與經反向偏置P/N結相關聯的電場熱激勵在環繞P/N結的耗盡區中所產生的電子/空穴對而在特定范圍下展現雪崩擊穿。假定足夠大的電場，經激勵電子最終可呈現足夠能量以電離耗盡區中的半導體材料的原子。并且，通過電離釋放的電子本身變得被電場激勵，從而產生進一步電離。電離的鏈式反應的結果為出現充足數目的電荷載流子以使得P/N結能夠傳導電流。在一些配置中，齊納二極管20可形成于襯底105的不含有柵極墊及源極墊的部分或其全部中。舉例來說，所述齊納二極管可形成為一系列環。可形成任何數目的環，例如2、3、4或甚至更多環。環的面積越大，其在任何靜電放電(ESD)事件期間可吸收的電流就越多。同樣地，環的面積越大，其可在不損壞柵極氧化物的情況下放電的電壓就越高。在其中圍繞襯底105的外圍而非僅僅柵極墊建構齊納二極管20的那些實施例中，如果泄漏不太嚴重，那么可針對給定數目的環實現較高類別額定值，這是因為單晶齊納二極管的晶粒大小較大。僅僅圍繞柵極墊構造用來保護UMOS或LDMOS裝置的一些常規齊納二極管(類似于圖8中所展示的配置)。此配置可針對2類裝置提供介于從2000伏到4000伏的范圍內的ESD額定值。但是，如果齊納二極管可圍繞襯底105的外圍配置(如圖9中所展示)而非僅僅接近UMOS(或LDMOS)裝置的柵極墊定位，那么可實現整個裝置的更完整保護。然而，以此配置形成常規齊納二極管將需要增加齊納二極管的橫截面積且將把齊納二極管的泄漏電流提升到不可接受的水平。因此，并不圍繞襯底105的外圍形成一些常規齊納二極管。但是，可在襯底105的全部或者其不含有柵極墊或源極墊的部分中(包含圍繞襯底105的外圍)形成本文中所描述的齊納二極管20。如本文中所描述，可使用麗輻射來對結晶結構進行改質且在溝槽140中形成為齊納二極管20的一部分的單晶Si材料。所述MW輻射能夠通過使晶粒再生長到較大大小且借此消耗較小晶粒來減少齊納二極管的每單位面積的晶粒邊界。因此，當齊納二極管20的橫截面積從僅僅環繞柵極墊15 (如圖8中所展示)增加到圍繞襯底105的外圍(如圖9中所展示)時，來自齊納二極管的泄漏電流 并不增加。借此，在一些實施例中，此些特征允許半導體裝置的ESD額定值的范圍最高達約10，000伏。在其它實施例中，半導體裝置的ESD額定值可介于從約5000伏到約10，000V的范圍內。在又一些實施例中，2類裝置的ESD額定值可介于從約2000V到約4000V的范圍內，3A類裝置的額定值可介于從約4000V到約8000V的范圍內，且3B類裝置的額定值可超過8000V。并且，在齊納泄漏減少的情況下，可將特定裝置提升為另一類裝置及/或可通過使用MW輻射形成Si材料或使其再結晶而針對給定齊納結構提升一類內的特定電壓額定值。在一些實例中，可能較容易損壞小裸片，因為輸入電容較低且通過ESD事件跨越柵極產生的電壓較高。換句話說，可通過增加晶粒大小或通過產生對于較小裸片大小可有用的單晶晶粒來產生較低泄漏齊納二極管。應理解，本文中所提供的所有材料類型僅出于說明性目的。因此，盡管特定摻雜劑為n型及p型摻雜劑的名稱，但可在所述半導體裝置中使用任何其它已知n型及p型摻雜劑(或此些摻雜劑的組合)。同樣地，雖然本發明的裝置是參考特定導電類型(P或N)描述的，但所述裝置可配置有相同類型的摻雜劑的組合或可通過適當改質而配置有相反的導電類型(分別為N或P)。本申請案還涉及用于制作半導體裝置的方法，其包括提供半導體襯底；提供所述襯底的第一部分，所述第一部分具有連接到所述襯底的上部部分中的柵極墊及源極墊的集成電路裝置；及提供所述襯底的第二部分，所述第二部分含有具有最高達約10000伏的ESD額定值的齊納二極管，其中所述第二部分包括所述襯底的外圍。除任何先前所指示的修改形式以外，所屬領域的技術人員還可在不背離本說明的精神及范圍的情況下設計出眾多其它變化形式及替代布置，且所附權利要求書打算涵蓋此些修改形式及布置。因此，盡管上文已結合目前認為是最實際且優選的方面特定且詳細地描述了信息，但所屬領域的技術人員將明了可在不背離本文中所闡述的原理及概念的情況下做出眾多修改形式，包含但不限于形式、功能、操作方式及使用。此外，如本文中所使用，實例意在僅為說明性且絕不應理解為限制性。
權利要求
1.一種半導體裝置，其包括半導體襯底；所述襯底的第一部分，其含有連接到所述襯底的上部部分中的柵極墊及源極墊的集成電路裝置 '及所述襯底的第二部分，其含有具有最高達約10000伏的ESD額定值的齊納二極管，其中所述齊納二極管圍繞所述襯底的外圍定位。
2.根據權利要求1所述的裝置，其中所述齊納二極管的所述ESD額定值介于從約5000 伏到約10000伏的范圍內。
3.根據權利要求1所述的裝置，其中所述齊納二極管的所述ESD額定值針對2類半導體裝置介于從約2000V到約4000V的范圍內、針對3A類半導體裝置介于從約4000V到約 8000V的范圍內，且針對3B類半導體裝置超過約8000V。
4.根據權利要求1所述的裝置，其中所述集成電路裝置包括UMOS或LDMOS裝置。
5.根據權利要求1所述的裝置，其中所述第二部分包括除所述第一部分之外的大致所有所述襯底。
6.根據權利要求5所述的裝置，其中所述齊納二極管形成于大致所有所述第二部分中。
7.根據權利要求5所述的裝置，其中所述齊納二極管形成為所述襯底的所述第二部分中的一系列環。
8.根據權利要求1所述的裝置，其中所述齊納二極管包括使用微波輻射形成的單晶Si 材料。
9.根據權利要求8所述的裝置，其中所述齊納二極管包括已使用微波輻射從非晶Si再結晶的單晶Si材料。
10.根據權利要求1所述的裝置，其中所述齊納二極管包括已使用微波輻射從多晶硅再結晶的單晶Si材料。
11.一種電子設備，其包括印刷電路板；及半導體裝置，其包括半導體襯底；所述襯底的第一部分，其含有連接到所述襯底的上部部分中的柵極墊及源極墊的集成電路裝置；及所述襯底的第二部分，其含有具有最高達約10000伏的ESD額定值的齊納二極管，其中所述齊納二極管圍繞所述襯底的外圍定位。
12.根據權利要求11所述的電子設備，其中所述齊納二極管的所述ESD額定值介于從約5000伏到約10000伏的范圍內。
13.根據權利要求11所述的電子設備，其中所述齊納二極管的所述ESD額定值針對2 類半導體裝置介于從約2000V到約4000V的范圍內、針對3A類半導體裝置介于從約4000V 到約8000V的范圍內，且針對3B類半導體裝置超過約8000V。
14.根據權利要求11所述的電子設備，其中所述集成電路裝置包括UMOS或LDMOS裝置。
15.根據權利要求11所述的電子設備，其中所述第二部分包括除所述第一部分之外的大致所有所述襯底。
16.根據權利要求15所述的電子設備，其中所述齊納二極管形成于大致所有所述第二部分中。
17.根據權利要求15所述的電子設備，其中所述齊納二極管形成為所述襯底的所述第二部分中的一系列環。
18.根據權利要求11所述的電子設備，其中所述齊納二極管包括使用微波輻射形成的單晶Si材料。
19.根據權利要求18所述的電子設備，其中所述齊納二極管包括已使用微波輻射從非晶Si再結晶的單晶Si材料。
20.根據權利要求18所述的電子設備，其中所述齊納二極管包括已使用微波輻射從多晶娃再結晶的單晶Si材料。
全文摘要
本發明揭示使用借助微波輻射形成的低泄漏齊納二極管的ESD保護。本發明描述半導體裝置及用于制作此些裝置的方法。這些裝置含有半導體襯底，所述半導體襯底具有第一部分，其含有連接到所述襯底的上部部分中的柵極墊的集成電路裝置；及第二部分，其含有具有最高達約10000伏的ESD額定值的齊納二極管，其中所述齊納二極管圍繞所述襯底的外圍定位。可使用MW輻射在所述齊納二極管20的溝槽中形成單晶Si材料，從而通過使Si晶粒生長(或再生長)到較大大小同時消耗較小晶粒來減少所述齊納二極管的每單位面積的晶粒邊界。因此，當所述齊納二極管的橫截面積從僅僅環繞所述柵極墊增加到囊括更多的所述襯底時，來自所述齊納二極管的泄漏電流并不增加。本發明還描述其它實施例。
文檔編號H01L27/02GK103022029SQ20121035713
公開日2013年4月3日 申請日期2012年9月21日 優先權日2011年9月23日
發明者羅伯特·J·珀特爾 申請人:飛兆半導體公司