專利名稱：柵控二極管半導體器件的制備方法
技術領域：
本發明屬于半導體器件制造技術領域，具體涉及ー種半導體器件的制備方法，特別涉及一種柵控ニ極管半導體器件的制備方法。
背景技術：
金屬-氧化物-硅場效應晶體管(MOSFET)是ー種可以廣泛使用在模擬電路與數字電路中的場效晶體管，其基本結構如圖1所示，它包括一個硅襯底101以及在硅襯底101之上形成的柵極絕緣層104和柵極導電層105，在襯底101內所述柵極的兩側形成有漏區102 和源區103。當一個足夠大的電位差施加于MOSFET的柵極與源極之間吋，電場會在柵極絕緣層下方的硅襯底表面形成感應電荷，而這時所謂的“反型層”(inversion channel)就會形成。通道的極性與其漏極與源極相同，假設漏極和源極是η型，那么通道也會是η型，通道形成后，MOSFET即可讓電流通過。而依據施加于柵極上的電壓值不同，MOSFET的通道流過的電流大小亦會受其控制而改變。隨著集成電路技術的不斷發展，MOSFET的尺寸越來越小，單位陣列上的晶體管密度也越來越高。如今的集成電路器件技術節點已經處于45納米左右，MOSFET的源、漏極之間的漏電流，隨著溝道長度的縮小而迅速上升。而且，傳統MOSFET的最小亞閾值擺幅(SS) 被限制在60mv/dec，這限制了晶體管的開關速度。在ー些集成密度較高的芯片上，減小器件的尺寸意味著更大的SS值，而對于高速芯片需要更小的SS值，較小的SS值能在提高器件頻率的同時降低芯片功耗。因此當器件的溝道長度下降到30納米以下吋，有必要使用新型的器件來獲得較小的漏電流以及小的SS值，從而降低芯片功耗。

發明內容
有鑒于此，本發明的目的在于提出ー種能夠減小器件漏電流以及SS值，從而可以降低芯片功耗的柵控ニ極管半導體器件的制備方法。本發明提出的半導體器件利用了正反饋的自増益原理。即，當ー個平面半導體器件摻雜依次為p-n-p-n摻雜類型吋，可以產生兩對相互依賴的三極管p-n-p及n-p-n，通常這兩個可以相互放大，而迅速使器件的電流増大，嚴重時導致器件擊穿。為了將這種現象合理地應用到薄膜半導體中，本發明提出了一種基于ZnO半導體材料的柵控ニ極管半導體存儲器。當柵極電壓較高吋，柵極下面的溝道是η型，器件就是簡單的柵控pn結結構。通過背柵控制ZnO薄膜的有效η型濃度，再通過柵極實現將η型ZnO反型為ρ型，又用NiO作為P型半導體，這樣就形成了 η-ρ-η-ρ的摻雜結構。本發明提出的柵控ニ極管半導體存儲器器件的制造方法，具體步驟包括 提供ー個重摻雜的η型硅襯底；
在所述η型硅襯底之上形成第一種絕緣薄膜； 在所述第一種絕緣薄膜之上形成ー層ZnO層； 刻蝕所述ZnO層形成有源區；在所述ZnO介質層之上形成第二種絕緣薄膜； 刻蝕所述第二種絕緣薄膜形成窗ロ，該窗ロ位于ZnO有源區的一端； 在所述第二種絕緣薄膜上旋涂ー層具有第一種摻雜類型的旋涂介質，該旋涂介質與所述第二種絕緣薄膜的窗ロ處與ZnO接觸；
利用高溫擴散エ藝在所述ZnO介質層內的所述第二種絕緣薄膜的窗ロ處形成具有第 ー種摻雜類型的摻雜區，即源區，其它部位的SiO因有第二種絕緣薄膜阻擋而未被摻雜； 剝除剰余的具有第一種摻雜類型的旋涂介質；
通過光刻定義出圖形，刻蝕所述第二種絕緣薄膜定義出漏區、溝道區的位置，其中漏區在ZnO有源區上與源區相反的一側，溝道區在源區和漏區之間； 淀積形成第三種絕緣薄膜；
刻蝕掉源區和漏區之上的所述第三種絕緣薄膜定義出漏極接觸孔、源極接觸孔的位
置；
淀積形成第一種導電薄膜并刻蝕所述第一種導電薄膜形成分別獨立的漏極電極、柵極電極、源極電扱，其中源極電極通過源極接觸孔接觸到浮柵區的一側的源區上，漏區電極通過漏區接觸孔接觸到浮柵區的另ー側的ZnO漏區上，柵極電極覆蓋在所述溝道區之上的未被刻蝕的第三種絕緣薄膜之上。進ー步地所述的柵控ニ極管半導體器件的制造方法，其特征在干，所述的第一種絕緣薄膜為氧化硅，其厚度范圍為1-500納米，所述的第二種絕緣薄膜為氧化硅或者氮化硅，所述的ZnO介質層的厚度范圍為1-100納米。更進一歩地，所述的柵控ニ極管半導體器件的制造方法，其特征在干，所述的第三種絕緣薄膜為SW2或者HfO2等高介電常數材料，所述的第一種導電薄膜為重摻雜多晶硅、 銅、鎢、鋁、氮化鈦或者為氮化鉭，所述的第一種摻雜類型為P型摻雜。本發明所提出的柵控ニ極管半導體器件的制造方法エ藝過程簡單、制造成本低， 而且所制造的柵控ニ極管器件具有大驅動電流、小亞閾值擺幅的優點，可以降低芯片功耗， 特別適用于基于柔性襯底的半導體器件以及平板顯示、相變存儲器的讀寫器件的制造中。


圖1為傳統的MOSFET晶體管的截面圖。圖2-圖8為本發明所公開的柵控ニ極管半導體器件的制造方法的一個實施例的 エ藝流程圖。圖9為采用本發明方法制備的柵控ニ極管器件的一個實施例處于截止狀態時的結構示意圖。
具體實施例方式下面將參照附圖對本發明的一個示例性實施方式作詳細說明。在圖中，為了方便說明，放大或縮小了層和區域的厚度，所示大小并不代表實際尺寸。盡管這些圖并不能完全準確的反映出器件的實際尺寸，但是它們還是完整的反映了區域和組成結構之間的相互位置，特別是組成結構之間的上下和相鄰關系。參考圖是本發明的理想化實施例的示意圖，本發明所示的實施例不應該被認為僅限于圖中所示區域的特定形狀，而是包括所得到的形狀，比如制造引起的偏差。例如刻蝕得到的曲線通常具有彎曲或圓潤的特點，但在本發明實施例中，均以矩形表示，圖中的表示是示意性的，但這不應該被認為是限制本發明的范圍。同時在下面的描述中，所使用的術語襯底可以理解為包括正在エ藝加工中的半導體襯底，可能包括在其上所制備的其它薄膜層。首先，在提供的重摻雜η型雜質離子的硅襯底201上氧化生長ー層約20納米厚的氧化硅薄膜202，接著采用原子層淀積的方法在氧化硅薄膜202之上淀積ー層約10納米厚 ZnO薄膜203，然后采用旋涂的方法在ZnO薄膜203之上形成ー層ニ氧化硅薄膜204。ニ氧化硅薄膜204形成后，淀積ー層光刻膠301并掩膜、曝光、顯影形成圖形，然后刻蝕ニ氧化硅薄膜204形成窗ロ如圖2所示。接下來，剝除光刻膠301，并旋涂ー層具有ρ型摻雜類型的旋涂介質(在本發明實施例中選用S0D-P507)205，如圖3所示。然后通過擴散エ藝在ZnO薄膜203內形成ρ型摻雜區206，剝除旋涂介質205后如圖4所示。接下來，淀積ー層光刻膠302并掩膜、曝光、顯影形成圖形，然后刻蝕ニ氧化硅薄膜204定義出漏極與柵極的位置，如圖5所示。剝除光刻膠302后，淀積ー層高介電常數材料207，高介電常數材料207比如為 HfO2，如圖6所示。接著再次淀積ー層光刻膠并通過光刻エ藝形成圖形，然后刻蝕高介電常數材料207定義出漏極與源極的位置，如圖7所示。最后，淀積ー層金屬導電薄膜，比如為鋁，然后通過光刻エ藝與刻蝕エ藝形成漏極電極208、柵極電極209、源極電極210，如圖8所示。由于ZnO具有η型半導體的特征，當對源極、漏極施加正向偏置吋，若對柵極施加正電壓，則器件結構等效為施加正向偏置的PV結結構，器件導通。若對柵極施加負電壓， 則在ZnO介質層203內形成P型區域500，如圖9所示，器件等效為ρ-η-ρ-η結結構，器件截止。如上所述，在不偏離本發明精神和范圍的情況下，還可以構成許多有很大差別的實施例。應當理解，除了如所附的權利要求所限定的，本發明不限于在說明書中所述的具體實例。
權利要求
1.一種柵控ニ極管半導體器件的制備方法，其特征在于具體步驟包括 提供ー個重摻雜的η型硅襯底；在所述η型硅襯底之上形成第一種絕緣薄膜； 在所述第一種絕緣薄膜之上形成ー層ZnO層； 刻蝕所述ZnO層形成有源區； 在所述ZnO介質層之上形成第二種絕緣薄膜； 刻蝕所述第二種絕緣薄膜形成窗ロ，該窗ロ位于ZnO有源區的一端； 在所述第二種絕緣薄膜上旋涂ー層具有第一種摻雜類型的旋涂介質，該旋涂介質與所述第二種絕緣薄膜的窗ロ處與ZnO接觸；利用高溫擴散エ藝在所述ZnO介質層內的所述第二種絕緣薄膜的窗ロ處形成具有第 ー種摻雜類型的摻雜區，即源區，其它部位的SiO因有第二種絕緣薄膜阻擋而未被摻雜； 剝除剰余的具有第一種摻雜類型的旋涂介質；通過光刻定義出圖形，刻蝕所述第二種絕緣薄膜定義出漏區、溝道區的位置，其中漏區在ZnO有源區上與源區相反的一側，溝道區在源區和漏區之間； 淀積形成第三種絕緣薄膜；刻蝕掉源區和漏區之上的所述第三種絕緣薄膜定義出漏極接觸孔、源極接觸孔的位置；淀積形成第一種導電薄膜并刻蝕所述第一種導電薄膜形成分別獨立的漏極電極、柵極電極、源極電扱，其中源極電極通過源極接觸孔接觸到浮柵區的一側的源區上，漏區電極通過漏區接觸孔接觸到浮柵區的另ー側的ZnO漏區上，柵極電極覆蓋在所述溝道區之上的未被刻蝕的第三種絕緣薄膜之上。
2.根據權利要求1所述的柵控ニ極管半導體器件的制備方法，其特征在干，所述的第一種絕緣薄膜為氧化硅，其厚度范圍為1-500納米。
3.根據權利要求1所述的柵控ニ極管半導體器件的制備方法，其特征在干，所述的第 ニ種絕緣薄膜為氧化硅或者氮化硅。
4.根據權利要求ι所述的柵控ニ極管半導體器件的制備方法，其特征在干，所述的aio 介質層的厚度范圍為1-100納米。
5.根據權利要求1所述的柵控ニ極管半導體器件的制備方法，其特征在干，所述的第三種絕緣薄膜為SiO2或者HfO2高介電常數材料。
6.根據權利要求1所述的柵控ニ極管半導體器件的制備方法，其特征在干，所述的第一種導電薄膜為重摻雜多晶硅、銅、鎢、鋁、氮化鈦或者為氮化鉭。
7.根據權利要求1所述的柵控ニ極管半導體器件的制造方法，其特征在干，所述的第一種摻雜類型為P型摻雜。
全文摘要
本發明屬于半導體器件制造技術領域，具體公開了一種柵控二極管半導體器件的制造方法。本發明中，當柵極電壓較高時，柵極下面的溝道是n型，器件就是簡單的柵控pn結結構；通過背柵控制ZnO薄膜的有效n型濃度，通過柵極實現將n型ZnO反型為p型，又用NiO作為p型半導體，形成n-p-n-p的摻雜結構。本發明工藝過程簡單、制造成本低，所制造的柵控二極管器件具有大驅動電流、小亞閾值擺幅的優點，可以降低芯片功耗，特別適用于平板顯示、相變存儲器的讀寫器件以及基于柔性襯底的半導體器件的制造中。
文檔編號H01L21/329GK102569066SQ20121000167
公開日2012年7月11日 申請日期2012年1月5日 優先權日2012年1月5日
發明者孫清清, 張衛, 曹成偉, 王鵬飛 申請人:復旦大學