專利名稱：帶有集成tjbs二極管的場效應晶體管的制作方法
技術領域：
本發明涉及半導體器件、尤其是功率半導體器件、特別是帶有集成溝槽結勢壘肖特基(TJBSGrench Junction Barrier Schottky)) 二極管的功率MOS場效應晶體管。這種功率半導體器件例如能夠應用在機動車中的發電機的同步整流器處。
背景技術：
幾十年來，功率MOS場效應晶體管被用作快速開關用于在功率電子設備中應用。 除了平板型的、雙重擴散的結構(DMOS)也可使用帶有溝結構(TrenchMOS)的功率M0SFET。 不過，在帶有非常快速的開關過程的應用情況下，其中電流也經由MOSFET的體二極管短時地流動，例如在同步整流器、DC-DC轉換器等情況下，pn體二極管的導通和開關損耗產生不利的影響。作為可能的補救提出了例如帶有其集成Pn體二極管和肖特基二極管的MOSFET 的并聯電路。因此從專利文獻US-5111253中已知DMOS與集成肖特基勢壘二極管(SBD)的組合。在肖特基二極管情況下，較高的截止電流的缺點與較低的通向電壓和較低的斷開損耗的優點對立。除了原則上通過金屬半導體結的勢壘造成的截止電流，還出現通過所謂的勢壘降低(BL(Barrier-Lowering))造成的與截止電壓有關的分量。在US-2005/0199918中提出了 TrenchMOS與集成溝槽MOS勢壘肖特基二極管(TMBS)的組合。由此可以在很大程度上抑制不利的BL效應。圖1示出了帶有集成MOS勢壘肖特基二極管的TrenchMOS布置(TMBS)的簡化的橫截面。在高度n+摻雜的硅襯底1上有η摻雜的硅層2 (外延層)，在所述硅層2中引入大量溝(溝槽)3。在側壁處和在溝的底部處有薄的、大多由二氧化硅組成的介電層4。溝的內部利用導電的材料5、例如利用摻雜的多晶硅填充。在多個溝情況下，在溝之間有ρ摻雜的層(P阱)6。在表面處，高度η+摻雜的區8 (源極)和高度ρ+摻雜的區7 (用于連接P阱)被引入到該P摻雜的層中。整個結構的表面用合適的、導電的層9，例如用Ti或硅化鈦覆蓋。在存在與P+或者η+摻雜的層7和8的接觸的區中，導電的層9起歐姆接觸的作用。在未嵌入在P摻雜的層6中的溝之間的區中，導電的層9起與位于之下的η摻雜的區2的肖特基接觸的作用。在導電的層9上面一般情況下還存在較厚的、導電的金屬層、或者由多個金屬層組成的層系統。起源極接觸的作用的該金屬層10可以是在硅技術中常見的帶有銅和/或硅分量的鋁合金、或其它的金屬系統。在背面上施加有常見的、可焊接的金屬系統11，例如由層序列Cr、NiV和Ag組成。該金屬系統11用作漏極接觸。多晶硅層5彼此間并且與未畫出的柵極接觸以電流方式(galvanisch)相連。因此，肖特基二極管、也就是金屬層9接觸η摻雜的硅2的區以電的方式與 M0SFETS的體二極管、也就是P摻雜的層6和η摻雜的層2并聯。如果施加截止電壓，那么在與肖特基接觸相鄰的溝槽結構之間構成空間電荷區并且從本來的肖特基接觸、也就是結 9-2屏蔽電場。通過在肖特基接觸處的較小的場而降低BL效應，也就是阻止隨著截止電壓增加而截止電流上升。由于肖特基二極管的較低的通向電壓，pn體二極管在通流方向上不運行。因此，肖特基二極管9 - 2作為MOSFET的反向二極管起作用。因為在肖特基二極管情況下不必清除所存儲的少數載流子電荷，所以在理想情況下僅可以給空間電荷區的容量進行充電。通過清除而出現的Pn 二極管的反向電流峰值不出現。利用肖特基二極管的集成，MOSFET的開關特性被改進，開關時間和開關損耗是較小的。在雪崩擊穿中也能夠運行MOSFET對于某些應用是有利的。電壓峰值能夠通過體二極管限制。由于在MOSFET中總是存在的寄生NPN晶體管可能發生NPN結構的不期望的、 損壞性的擊穿。因此該運行一般是不允許的。在集成TMBS 二極管情況下，這種運行原則上是可能的，但是由于然后出現的到TMBS的MOS結構中的載流子注入而出于質量原因不能被推薦。在US2006/0202264中提出附加地將所謂的結勢壘肖特基二極管集成到 TrenchMOS中。結勢壘肖特基二極管是平板型肖特基二極管，其中平的區以與襯底摻雜相反的導電類型擴散入，例如在η摻雜的襯底中ρ摻雜的區。在施加截止電壓情況下，在ρ摻雜的區之間的空間電荷區一起生長并且從肖特基接觸稍微(etwas)屏蔽電場。BL效應由此被減少一些，不過該作用比在TMBS結構情況下小得多。利用這種布置，在雪崩擊穿中在無寄生npn晶體管的加偏壓(Aufsteuerung)危險和損壞的情況下運行MOSFET是可能的。

發明內容
利用按照本發明的功率半導體器件能夠以有利的方式有效抑制在傳統器件中出現的勢壘降低效應(Barrier-Lowering- Effekt (BL效應))。對此提出附加地將TJBS 二極管(Trench MOS Barrier Schottky (溝槽MOS勢壘肖特基))集成到功率MOSFET中。在此，TJBS結構的擊穿電壓能夠選擇成比此外存在的PN體二極管的擊穿電壓大或小。在TJBS 結構的雪崩擊穿電壓(Z電壓)比NPN晶體管或者pn體二極管的擊穿電壓小的情況下，該器件甚至在較高的電流情況下在擊穿中能夠運行。


本發明在附圖的圖中示出并且在描述中闡述。詳細地
圖1示出了按照現有技術的帶有集成TMBS 二極管的功率溝槽MOS場效應晶體管的示意的、部分的橫截面；
圖2示出了按照本發明的第一布置的示意的、部分的橫截面； 圖3示出了按照本發明的第二布置的示意的、部分地示出的橫截面； 圖4示出了按照本發明的另一布置的示意的、部分地示出的橫截面； 圖5示出了帶有集成TJBS結構的按照本發明的另一布置的示意的、部分地示出的橫截面。
具體實施例方式在圖2中示意地并且扼要地以橫截面示出了本發明的第一實施例。在此涉及的是含有MOS場效應晶體管和TJBS 二極管的單片(monolithisch)集成結構。在高度η.摻雜的硅襯底1上有η摻雜的硅層、例如外延層(Epi-Schich02，在該層中引入大量溝(溝槽)3。 大多溝槽再次在側壁處和底部處配備有薄的、大多由二氧化硅組成的介電層4。在這些溝處，內部再次用導電的材料5、例如用摻雜的多晶硅填充。多晶硅層5彼此間并且與未畫出的柵極接觸以電流方式相連。在這些溝之間有ρ摻雜的層(ρ阱)6。在表面處，高度η+摻雜的區8 (源極)和高度P+摻雜的區7被引入到該P摻雜的層中，這些區用于連接P阱。在器件的一些區處，在溝之間沒有P摻雜的層(P阱)6，而僅有η摻雜的外延層2。這些溝也未用二氧化硅層4填充，而是用P摻雜的硅或多晶硅12填充。在此，溝或者完全被填充-如在圖2中示出，或者能夠僅覆蓋溝槽壁和底部的表面。在上部處，能夠給這些P摻雜的區整面地或僅部分地摻上高度P+摻雜的硅，以便實現與位于上面的金屬或硅化物9更好的歐姆接觸。出于清楚性原因該層在附圖中未畫出。溝的深度在(20-40)伏器件情況下大約為1 - 3 μ m，溝之間的距離、臺結構區(Mesagebiet) 于是典型地小于0.5微米。當然這些尺寸不局限于所述值。因此例如在較高截止的MOSFET 情況下優選選擇更深的溝和更寬的臺結構區。已知的P摻雜的層(P阱)6連接到相應最外面的用P摻雜的材料充填的溝上。不過，在直到用二氧化硅4和多晶硅5填充的下一個溝的片段中分別沒有高度n+摻雜的區8和大多也沒有高度ρ+摻雜的區7。在用ρ摻雜的硅填充的溝槽或者溝的位置處，外延層2與肖特基金屬9、例如與硅化鈦接觸。結9-2構成本來的肖特基二極管。如果施加截止電壓，那么在與肖特基接觸相鄰的用P硅填充的溝槽結構之間構成空間電荷區并且從本來的肖特基接觸(結9-2)屏蔽電場。通過在肖特基接觸處的較小的場降低BL效應，也就是阻止隨著截止電壓增加而截止電流上升。區I表示所謂的溝槽結勢壘肖特基二極管(TJBS)。ρ層12的摻雜如此選擇，使得在ρ層12和η摻雜的外延層2 (TJBS)之間的擊穿電壓UZ_TJBS小于肖特基二極管9_2的擊穿電壓UZ_SBD。擊穿電壓通常也小于pn反向二極管6-2的擊穿電壓或者由區8、(7,6) 和2組成的寄生NPN晶體管的擊穿電壓。類似于根據圖1的已知的布置，利用按照圖2的布置獲得改進的開關特性，而沒有簡單的肖特基二極管的截止電流缺點。與此相反地，該布置也適用于可靠的電壓限制。在導電的層9上面如同在圖1的情況下一般再次有較厚的、導電的金屬層，或者由多個金屬層 (源極接觸)組成的層系統。在器件的背面處，該金屬系統11用作漏極接觸。多晶硅層5 彼此間并且與未畫出的柵極接觸以電流的方式相連。在圖3中示出了帶有單片集成結構的按照本發明的布置的另一實施例，該單片集成結構包括MOS場效應晶體管和TJBS 二極管。除內部區之外，結構、功能和名稱與按照本發明的根據圖2的布置相同。對此的區別是，內部的溝槽、TJBS的溝槽不用ρ摻雜的硅或多晶硅填充，而是完全或部分地用金屬填充。具有小于IOOnm的滲入深度的平的高度ρ+摻雜的區域13連接在該溝槽的側壁和底部上。該區域與金屬層9歐姆地接觸。區域13例如能夠借助乙硼烷氣相涂覆(Diboran-Gasphasenbelegung)利用接著的擴散或加熱步驟、例如快速熱退火(Rapid Thermal Annealing)RTP產生。摻雜和擴散或者加熱步驟如此選擇，使得達到相應的擊穿電壓UZ_TJBS。按照本發明的布置的所有另外的變型方案能夠選擇性地利用P摻雜的硅或多晶硅填充的溝12實施。
在圖4中示出了按照本發明的布置的另一變型方案。在此，帶有柵極結構的溝槽與TJBS的溝槽相對。如果MOSFET應該在擊穿中運行，那么擊穿電壓再次如此調節，使得 TJBS具有所有結構的最低電壓。 在按照圖2至4的實施例中，TJBS的最外部的溝槽結構或者與體區域 (Bodygebiet) 6接觸，如在圖2和3中示出的，或其如在圖4中那樣與MOS溝槽結構相對地布置。但是，TJBS的溝槽或者溝也能夠如在圖5中示出的以一定的距離處于ρ摻雜的體區域6之間。在此，TJBS結構能夠處于MOSFET芯片的內部中、或布置在芯片邊緣處。
在按照本發明的解決方案的描述中選擇的半導體材料和摻雜是示例性的。也可以分別代替η摻雜選擇ρ摻雜并且代替ρ摻雜選擇η摻雜。
權利要求
1.半導體器件，其包括至少一個MOS場效應晶體管和二極管，其特征在于，所述二極管是溝槽結勢壘肖特基二極管(TJBS)。
2.根據權利要求1所述的半導體器件，其特征在于，所述MOS場效應晶體管和所述溝槽結勢壘肖特基二極管(TJBS)被設計為單片集成結構。
3.根據權利要求1或2所述的半導體器件，其特征在于，所述MOS場效應晶體管和所述溝槽結勢壘肖特基二極管(TJBS)的擊穿電壓被選擇，使得MOS場效應晶體管能夠在擊穿中運行。
4.根據權利要求3所述的半導體器件，其特征在于，溝槽結勢壘肖特基二極管(TJBS) 的擊穿電壓(UZjJBS)被選擇成最小的擊穿電壓并且由此小于UZ_肖特基二極管和小于 UZ-pn體二極管和小于半導體器件的寄生npn晶體管的擊穿電壓。
5.根據前述權利要求之一所述的半導體器件，其特征在于，在高度η+摻雜的硅襯底 (1)上施加η摻雜的硅層、例如外延層O)，在該層中引入大量溝或者溝槽(3)并且溝或者溝槽C3)中的一些在側壁處和/或在底部處配備薄的介電層G)，其中內部用由導電的材料 (5)組成的層填充并且所述層( 彼此間并且與柵極接觸以電流方式相連。
6.根據權利要求5所述的半導體器件，其特征在于，所述介電層由二氧化硅組成。
7.根據權利要求5或6所述的半導體器件，其特征在于，所述導電的材料( 是摻雜的多晶娃。
8.根據權利要求5、6或7所述的半導體器件，其特征在于，在溝之間有ρ摻雜的層(ρ 阱)(6)，在表面處，作為源極的高度η+摻雜的區(8)和用于連接ρ阱的高度ρ+摻雜的區 (7)被引入到所述ρ摻雜的層(ρ阱)(6)中。
9.根據權利要求8所述的半導體器件，其特征在于，在溝之間的一些區處不存在ρ摻雜的層(P阱)(6)，而是僅存在η摻雜的外延層0)，其中，在這些溝中二氧化硅層4通過填充溝的P摻雜的硅或多晶硅(12)代替。
10.根據前述權利要求之一所述的半導體器件，其特征在于，在用ρ摻雜的硅填充的溝槽或者溝的位置處，外延層( 與肖特基金屬(9)、尤其是與硅化鈦接觸，其中結(9- 構成肖特基二極管，由此在截止電壓被施加情況下在與肖特基接觸相鄰的、用P硅填充的溝槽結構之間構成空間電荷區，其在結(9 - 2)處從本來的肖特基接觸屏蔽電場并且因此通過在肖特基接觸處的較小的場降低BL效應并且阻止隨著截止電壓的增加而截止電流上升。
11.根據前述權利要求之一所述的半導體器件，其特征在于，區(I)表示溝槽結勢壘肖特基二極管(TJBS)。
12.根據前述權利要求之一所述的半導體器件，其特征在于，ρ層(1 的摻雜被選擇， 使得在P層(12)和η摻雜的外延層(TJBS) (2)之間的擊穿電壓(UZ_TJBS)小于肖特基二極管(9-2)的擊穿電壓UZ_SBD。
13.根據權利要求12所述的半導體器件，其特征在于，擊穿電壓也小于pn反向二極管 (6-2)的擊穿電壓和由區(8、7、6)和(2)組成的寄生NPN晶體管的擊穿電壓。
14.根據前述權利要求之一所述的半導體器件，其特征在于，在導電的層(9)上面存在較厚的、導電的金屬層或由多個金屬層組成的層系統并且構成源極接觸，并且在背面處存在用作漏極接觸的金屬系統(11)，其中多晶硅層(5)彼此間并且與柵極接觸以電流方式相連用于可靠的電壓限制。
15.根據前述權利要求之一所述的半導體器件，其特征在于，TJBS結構的溝在區(I)中用金屬填充并且溝的側壁和底部包含有平的P摻雜的區域。
16.根據權利要求15所述的半導體器件，其特征在于，在TJBS結構的完全用ρ區域填充的溝情況下，給P區域的上部摻上P+硅，其中摻上能夠從溝槽壁取消。
17.根據前述權利要求之一所述的半導體器件，其特征在于，內部的溝槽、TJBS的溝槽不用P摻雜的硅或多晶硅填充，而是完全或部分地用金屬填充并且具有小于IOOnm的滲入深度的高度P+摻雜的平的區域(13)連接在該溝槽的側壁上和底部上，所述區域(13)與金屬層(9)歐姆地接觸。
18.根據權利要求17所述的半導體器件，其特征在于，區域(13)借助乙硼烷氣相涂覆利用接著的擴散或加熱步驟、例如快速熱退火RTP產生，其中摻雜和擴散或者加熱步驟被選擇，使得達到相應的擊穿電壓(UZ_TJBS)。
19.根據前述權利要求之一所述的半導體器件，其特征在于，所述溝(1 可選擇地用ρ 摻雜的硅或多晶硅填充。
20.根據前述權利要求之一所述的半導體器件，其特征在于，帶有柵極結構的溝槽與 TJBS的溝槽相對，其中如果MOSFET應在擊穿中運行，那么擊穿電壓再次被調節，使得TJBS 具有所有結構的最低電壓。
21.根據前述權利要求之一所述的半導體器件，其特征在于，TJBS的溝槽或者溝以一定的距離處于P摻雜的體區域(6)之間，其中TJBS結構處于MOSFET芯片的內部中、或布置在芯片邊緣處。
22.根據前述權利要求之一所述的半導體器件，其特征在于，所有摻雜以分別相反設置的導電類型來實施并且η摻雜通過ρ摻雜代替。
全文摘要
本發明說明一種包括至少一個MOS場效應晶體管和二極管的半導體器件，其中，二極管是溝槽結勢壘肖特基二極管(TJBS)并且帶有MOS場效應晶體管和溝槽結勢壘肖特基二極管(TJBS)的布置被設計為單片集成結構。在此，MOS場效應晶體管和溝槽結勢壘肖特基二極管(TJBS)的擊穿電壓如此選擇，使得MOS場效應晶體管能夠在擊穿中運行。
文檔編號H01L29/78GK102473725SQ201080034556
公開日2012年5月23日 申請日期2010年6月10日 優先權日2009年8月5日
發明者格爾拉希 A., 渠寧 申請人:羅伯特·博世有限公司