專利名稱：具有低電阻溝道區的場效應晶體管的結構及其形成方法
技術領域：
本發明總體涉及半導體結構及其形成方法，更具體而言涉及具有低電阻溝道區的 半導體功率場效應晶體管(FET)。
背景技術：
一些傳統的垂直傳導溝槽柵功率MOSFET包括在其上N-型外延層延伸的N-型基 底。這種基底包含有MOSFET的漏極。P-型體區延伸進入外延層。溝槽延伸通過體區而進 入由體區和基底界定的部分外延層中(通常稱之為漂移區)。介電層襯于每一溝槽的側壁 和底部。柵電極(例如，由多晶硅制成)形成于這些溝槽中而包含有MOSFET的柵極。源區 延伸進入體區并側接這些溝槽。重體區形成于在源區之間的體區中。當MOSFET處于導通 狀態時，電流沿溝槽側壁垂直流過形成于源區和漂移區之間的體區中的溝道區。為了獲得高電流容量，需要降低晶體管導通電阻。對于導通電阻的一個貢獻因 子是溝道電阻。而且，使體區的電阻最小化有助于改善晶體管的UIS (無鉗位感應開關， clamped inductive switching)能力。已經提出了各種降低溝道電阻和/或體區電阻的技 術，但是成功有限。因此，對于η-溝道和P-溝道功率晶體管，仍需要能夠顯著降低溝道電 阻和體區電阻的技術。

發明內容
根據本發明的一個實施方式，溝槽柵場效應晶體管包括延伸進入第一電導率型的 硅區的溝槽，和在每一溝槽中的柵電極。第二電導率型的體區在相鄰溝槽之間的硅區之上 延伸。每一體區與硅區形成第一 PN結，而每一體區包括橫向延伸于相鄰溝槽之間的第二電 導率型的硅_鍺層。第一電導率的源區側接這些溝槽，而每一源區與一個體區形成第二 PN 結。溝道區沿源區與體區的底表面之間的溝槽側壁延伸于體區內。硅-鍺層延伸進入對應 的溝道區而由此降低溝道電阻。在一個實施方式中，硅-鍺層與第二 PN結間隔一段預定距離。根據本發明另一個實施方式，N-溝道溝槽柵場效應晶體管包括延伸進入N-型硅 區的溝槽，和在每一溝槽中的柵電極。P-型電導率的體區在相鄰溝槽之間的硅區之上延伸， 而每一體區包括與N-型硅區形成第一 PN結的P-型電導率的下硅層，下硅層之上的P-型 電導率的硅-鍺層，和硅-鍺層之上的P-型電導率的上硅層。N-型電導率型的源區側接這 些溝槽，而每一源區與上硅層形成第二 PN結。在一個實施方式中，溝道區在體區內沿源區與體區的底表面之間的溝槽側壁延 伸。硅-鍺層延伸進入對應的溝道區而由此降低溝道電阻。
根據本發明另一個實施方式，溝槽柵場效應晶體管包括延伸進入第一電導率型的 硅區的溝槽，和在每一溝槽中的柵電極。第二電導率型的體區在相鄰溝槽之間的硅區之上 延伸，而每一體區與硅區形成PN結。柵介電層襯于每一溝槽的至少上側壁，而柵介電層使 柵電極與體區絕緣。第一電導率的源區側接這些溝槽。硅-鍺區垂直延伸通過每一源區并 通過對應的體區。硅_鍺區在達到PN結之前終止于對應的體區內。在一個實施方式中，當晶體管處于導通狀態時，溝道區沿每一源區和對應的體區 底表面之間的每一溝槽側壁形成于體區內，而硅-鍺區形成溝道區的至少一部分而降低溝 道電阻。根據本發明另一個實施方式，垂直傳導的平面柵場效應晶體管包括第一電導率型 的硅區，延伸于硅區之上的硅_鍺層和橫向延伸于硅_鍺層之上但與之絕緣的柵電極。第 二電導率型的體區延伸于硅-鍺層和硅區中。第一電導率型的源區延伸于硅-鍺層中。柵 電極同時橫向疊蓋源區和體區而使直接在源區與體區的外邊界之間的柵電極之下延伸的 部分硅鍺層形成溝道區。在一個實施方式中，源區延伸通過的硅-鍺層部分為第一電導率型，而體區延伸 通過的硅-鍺層部分為第二電導率型。根據本發明另一個實施方式，形成溝槽柵場效應晶體管的方法包括以下步驟。形 成延伸進入第一電導率型的硅區的溝槽。在每一溝槽中形成柵電極。形成第二電導率型的 體區而使每一體區包括與硅區形成第一 PN結的下硅區，在下硅層之上的硅-鍺層和硅-鍺 層之上的上硅層。形成側接這些溝槽的第一電導率的源區而使每一源區與上硅層形成第二
PN結。在一個實施方式中，形成體區的步驟包括以下步驟。在硅區之上形成硅-鍺層。在 硅_鍺層之上形成外延硅層，其中外延硅層形成上硅層。通過硅_鍺層和外延硅層注入第 二電導率型的摻雜劑而由此在硅區形成注入區，其中注入區形成下硅層。在另一實施方式中，形成體區的步驟包括以下步驟。注入第二電導率型摻雜劑而 在硅區中形成第二電導率型注入區。注入摻雜劑而在注入區內形成一層硅-鍺層而使低于 硅_鍺層延伸的一部分注入區形成下硅區，而延伸于硅_鍺層之上的一部分注入區形成上 硅區。根據本發明另一個實施方式，形成溝槽柵場效應晶體管的方法包括以下步驟。形 成延伸進入第一電導率型的硅區的溝槽。形成第二電導率的體區而使每一體區與硅區形成 PN結，而每一體區包括垂直延伸的硅-鍺層。柵電極形成于每一溝槽中。形成側接這些溝 槽的第一電導率型的源區。形成硅_鍺層而在達到PN結之前沿垂直尺度(dimension)終止。在一個實施方式中，形成體區的步驟包括以下步驟。形成每一溝槽中的介電層。用 介電層之上的硅-鍺層襯于溝槽側壁。凹形化(recess)介電層而暴露直接低于硅-鍺層 的每一溝槽側壁的一部分。在溝槽內側形成外延硅層而使外延硅層襯于每一溝槽側壁的暴 露部分。向硅區、硅_鍺層和外延硅層注入第二電導率型的摻雜劑而由此形成體區。根據本發明另一個實施方式，形成垂直傳導的平面柵場效應晶體管的方法包括以 下步驟。形成第一電導率型的硅區之上的硅_鍺層。形成橫向延伸于硅鍺層之上但與之絕 緣的柵電極。形成延伸于硅-鍺層與硅區中的第二電導率型的體區。形成至少延伸進入
7硅-鍺層的第一電導率型的源區。柵電極同時橫向疊蓋源區與體區而使部分硅鍺層直接在 源區與體區的外邊界之間的柵電極下延伸而形成溝道區。


圖1是根據本發明一個實施方式具有嵌埋于體區中的硅鍺層的N-溝道屏蔽柵FET 的簡化橫截面示圖；圖2A-2F是根據本發明一個實施方式顯示形成圖1中所示的N-溝道屏蔽柵FET 的示例性方法的簡化橫截面示圖；圖3A-3F是根據本發明另一個實施方式顯示形成圖1中所示的N-溝道屏蔽柵FET 的另一示例性方法的簡化橫截面示圖；圖4是根據本發明一個實施方式具有嵌埋于體區中的SiGe層的示例性N-溝道溝 槽柵FET的簡化橫截面示圖；圖5是根據本發明一個實施方式具有延伸于溝道區中的SiGe層的P-溝道屏蔽柵 FET的簡化橫截面示圖；圖6A-6J是根據本發明一個實施方式顯示于圖5中形成的P-溝道屏蔽柵FET的 示例性方法的簡化橫截面示圖；圖7是根據本發明一個實施方式具有延伸進入溝道區的SiGe層的示例性N-溝道 溝槽柵FET的簡化橫截面示圖；圖8A 81是顯示圖7中所示的形成P-溝道溝槽柵FET的示例性方法的簡化橫 截面示圖；和圖9A-9E是根據本發明一個實施方式形成具有低電阻溝道區的平面柵N-溝道FET 的示例性方法的簡化橫截面示圖。
具體實施例方式根據本發明的實施方式，描述了形成其中有利地集成有硅-鍺層的功率場效應晶 體管(如MOSFET和IGBT的η-溝道和ρ-溝道變體)以便獲得低溝道電阻的結構和方法。 在一些實施方式中，硅-鍺層按照特定方式嵌埋于體區，使得既降低溝道電阻又降低體區 的整個電阻，而不會導致漏電流或對晶體管擊穿電壓有不良影響。根據本發明的技術可以 在許多類型的FET中實施，包括溝槽柵、屏蔽柵和平面柵MOSFET與IGBT的N-溝道和P-溝 道變體。本發明的一個示例性實施方式在N-溝道屏蔽柵FET中的實施將首先參照圖1和 圖2Α 2F進行描述。圖1是根據本發明一個實施方式具有嵌埋于體區中的硅鍺層的N-溝道屏蔽柵FET 的簡化橫截面示圖。FET包括高度摻雜的基底100。基底100可以在N-溝道MOSFET的情 況下是N-型的或在N-溝道IGBT情況下是P-型的。輕度摻雜的N-型漂移區105b在基 底100之上延伸。P-型體區138在漂移區105b之上延伸。體區138含有下硅層135a、中 間硅_鍺(SiGe)層IlOa和上硅層115a。因此，SiGe層IlOa夾于兩個P-型硅層135a與 115a之間。溝槽122延伸通過體區138而終止于漂移區105b中。在一個可替代實施方式中， 溝槽122延伸得更深而終止于基底100中。屏蔽介電層104(例如，包括氧化物層和氮化物的一層或兩層)襯于每一溝槽122的下側壁和底部。屏蔽電極123(例如，包括摻雜或未摻 雜的多晶硅)填充每一溝槽122的下部分。屏蔽介電層104使屏蔽電極123與漂移區105b 絕緣。圖1中所示的屏蔽電極123的形狀僅僅是示意性的。實際上，屏蔽電極123可以沿 垂直尺度(dimension)比沿橫向尺度(dimension)延伸得更長。內電極介電層106(例如，包括一個或多個氧化物層)橫向延伸于屏蔽電極123之 上。柵介電層127(例如，包括柵氧化物)襯于溝槽側壁。柵電極130(例如，包括摻雜或未 摻雜的多晶硅)填充每一溝槽122的上部分。內電極介電層(IED) 106使柵電極和屏蔽電 極相互絕緣。在一個實施方式中，IED 106和柵介電層127厚度基本相同。在另一實施方 式中，IED 106和屏蔽介電層104都比柵介電層127厚。介電帽107 (例如包括氧化物和/ 或BPSG)于柵電極130之上延伸。高度摻雜的N-型源區141處于相鄰溝槽122的上硅層 115a中。高度摻雜的P-型重體區146處于相鄰源區141之間的上硅層115a中。頂側互連層(未顯示)沿該結構的頂側延伸而電接觸源區141和重體區146。底 側互連層(未顯示)沿該結構的底側延伸而電接觸基底100。在一個實施方式中，頂側互連 層和底側互連層包括金屬。介電帽107使柵電極130與頂側互連層絕緣。在一個可替代實 施方式中，介電帽107是穹頂型的而延伸出每一溝槽而橫向疊蓋源區141。因為硅_鍺的晶格結構與硅的晶格結構是不同的，所以當SiGe層在生產工藝過程 期間形成時，SiGe層一旦接觸下層硅就會產生應變。應變的SiGe層可由此形成。這種應 變SiGe層尤其是當載流子在垂直方向上(即，垂直于SiGe IlOa和下硅層135a之間的界 面)傳輸時會比硅提供更高的載流子遷移率。當FET打開時，在體區中沿源區141與漂移區105b之間的每一溝槽側壁形成溝 道。由此，溝道區沿每一溝槽側壁垂直延伸通過上硅層115a、中間SiGe層110a、和下硅層 135a。當FET打開時，在溝道區中的電子以垂直于中間SiGe層IlOa與下硅層135a之間的 界面的方向傳輸，由此當行進通過中間SiGe層IlOa時享有較低電阻。與其中沒有在體區 中嵌埋SiGe層的現有技術的結構相比，較低的溝道電阻繼而降低了晶體管的Rdson。而且， 因為SiGe層IlOa形成體區138的中間部分，因此體區138的總電阻降低，由此改進了晶體 管的開關性能(例如，UIS特性)。據發現，其中SiGe層延伸通過PN結的結構顯示出漏電流以及在特定的偏壓條件 下退化的擊穿電壓特性。為了解決這些問題，如圖1中所示，SiGe層IlOa設置于體區138 內，距離形成于下硅層135a與漂移區105b之間的PN結137 —距離“a”，而距離形成于源區 141與體區138之間的PN結的最底層部分一距離“b”。在高壓晶體管中，其中PN結137在 高反向電壓下是反偏壓的，可以設定間隔“a”而使高反向電壓所致的耗盡區并未達到SiGe 層110a。相反，在低電壓器件中，其中PN結137處于較低的反向電壓下，間隔“a”可以做得 更小或者甚至完全消除。間隔“a”和間隔“b”可以是相同的長度，或者間隔“a”可以比間 隔“b”更大，或反之亦然。在一個實施方式中，間隔“a”和間隔“b”選自50G人 1，000人 的范圍。圖2A 2F是根據本發明一個實施方式顯示形成圖1中所示的N-溝道屏蔽柵FET 的示例性方法的簡化橫截面示圖。參照圖2A，至少一個外延層如硅外延層105、至少一個 硅-鍺(SihGex)層如硅-鍺外延層110和至少一個其它外延層如硅外延層115順序形成于 基底100之上。基底100能夠是硅基底、III-V族化合物基底、硅/鍺(SiGe)基底、碳化硅基底、外延基底、或絕緣體載硅(SOI)基底。在N-溝道MOSFET的情況下，基底100是N-型 的，而在N-溝道IGBT的情況下，基底100是P-型的。硅外延層105可以通過傳統的外延工藝方法形成。硅外延層105含有N-型摻雜劑 如硼、鎵、鋁和/或其它III族元素。硅外延層105的摻雜劑濃度可以比基底100的更低。 硅-鍺外延層110含有P-型摻雜劑如硼、鎵、鋁和/或其它III族元素。在一些實施方式 中，硅-鍺外延層110可以具有約1OOA 約500A的厚度。硅外延層115可以通過傳統的 外延工藝方法形成。硅外延層115含有P-型摻雜劑，如硼、鎵、鋁和/或其它III族元素。在圖2B中，可以實施一種或多種蝕刻工藝過程120而形成延伸通過外延層115、 SiGe層IlOm和外延層105的溝槽122。在一些實施方式中，對于對應于溝槽122具有開口 的圖案化掩模(未顯示)可以形成于外延層115之上。蝕刻工藝方法120采用圖案化掩模 作為蝕刻掩模而限定溝槽122。例如，圖案化掩模可以是圖案化光刻膠層、圖案化介電層、或 者任何能夠適用于作蝕刻掩模的圖案化材料層。在蝕刻工藝過程120之后，可以除去圖案 化掩模層。在圖2C中，屏蔽介電層124采用已知技術沿每一溝槽122的下側壁和底部形成。 屏蔽電極123采用傳統方法形成于溝槽122的下部分。柵絕緣體127采用已知技術沿溝槽 122的上側壁形成。在一個實施方式中，柵絕緣體127也于屏蔽電極123之上延伸而由此形 成屏蔽電極123之上的內電極介電層(IED) 106。在另一實施方式中，IED層106，比柵介電 層127更厚，在一獨立于形成柵絕緣體127的步驟的步驟中形成于屏蔽電極123之上。凹形 化(recess)柵電極130采用傳統技術形成于溝槽122中的IED 106之上。介電帽107 (例 如，含有氧化物或BPSG)采用已知技術形成于每一柵電極130之上。屏蔽電極123和柵電極130含有導電性材料如摻雜的或未摻雜的多晶硅，銅、鋁 銅、鋁、鎢、其它導電性材料或它們的各種組合。例如，屏蔽介電層124、IED 106和柵絕緣體 127的每一個都可以含有氧化物層、氮化物層、氧氮化物層、其它介電層或它們的各種組合。在圖2D中，采用已知技術，實施注入工藝過程135而注入滲透硅-鍺層IlOa的摻 雜劑，由此將N-型外延層105的上部分轉變成P-型區135a。P-型摻雜劑如硼、鋁和/或其 它III族元素可以用于注入工藝過程135。上硅區115a、中間SiGe層IlOa和下硅層135a 都是P-型的，而一起形成體區138。體區138形成具有漂移區105b ( S卩，由體區138和基底 100限定的外延層105a的部分)的PN結137。正如以上結合圖1的討論，根據各種因素考 慮，更小或更大的間隔“a”可以是合乎需要的，而注入工藝過程135可以相應地進行設計。 在一個實施方式中，間隔“ a”設置成選自5GG人 1，000A范圍內的值。在一個實施方式中，注入工藝過程135無需圖案化掩模層就可以實施。在其它實 施方式中，注入工藝過程135采用具有基本上覆蓋柵電極130的圖案的圖案化掩模層進行 實施。這種圖案化掩模，例如，可以是圖案化光刻膠層、或圖案化介電層。在注入工藝過程 135之后，可以除去圖案化掩模。在還有的一些其它實施方式中，注入工藝過程135可以在 形成溝槽122之前實施。在一個可替代實施方式中，下硅層135a外延形成而不是通過摻雜劑的注入形成。 即，在圖2A描述的工藝過程步驟中，P-型硅外延層135a能夠形成于N-型硅外延層105與 SiGe層110之間。在還有的另一實施方式中，硅層135a如下形成。在圖2A中，在形成N-型 外延層105之后而在形成SiGe層之前，P-型摻雜劑注入到外延層105中而由此將N-型外
10延層105上部區轉變成P-型層135a。參照圖2E，實施注入工藝過程140而在相鄰的溝槽122的上硅層115a中形成高度 摻雜的源區141。N-型摻雜劑如磷、砷和/或其它V族元素，都可以用于注入工藝過程140 中。在一個實施方式中，使用的圖案化掩模層(未顯示)具有暴露外延層115a表面的圖案， 通過這些圖案能夠注入摻雜劑。圖案化掩模，例如，可以是圖案化光刻膠層、圖案化介電層、 或其各種組合。在注入工藝過程140之后，可以除去圖案化掩模層。正如結合圖1如上所陳述的，可以調節各種工藝參數和層厚度而使SiGe層IlOa 至源區141的最底下部分之間的距離“b”設置為確保硅-鍺層IlOa不會到達在源區141與 上硅層115a之間形成的PN結的值。在一個實施方式中，間隔“b”選自約500A 約Ι,ΟΟΟΑ 范圍內的值。在一個實施方式中，SiGe層110從所有的途徑向上延伸至源區141。在圖2F中，實施另一注入工藝過程145而在相鄰的源區141之間的上硅層115a 中形成重體區146。P-型摻雜劑如硼、鋁和/或其它III族元素可以用于注入工藝過程145 中。在一個實施方式中，注入工藝過程145采用具有暴露上硅層115a(摻雜劑通過其而注 入)的預限定表面的圖案的圖案化掩模層(未顯示)進行實施。圖案化掩模，例如，可以是 圖案化光刻膠層、或圖案化介電層。在注入工藝過程145之后，可以除去圖案化掩模層。正 如所見，平頂區的頂表面(即，相鄰溝槽之間的半導體區)和介電帽107的頂表面基本上是 共面的。在一個可替代實施方式中，采用已知的技術，可以形成介電帽107而具有穹頂型并 延伸出每一溝槽而疊蓋相鄰的平頂區。采用已知技術，頂側互連層(未顯示)形成于該結構的頂側而電接觸源區141與 重體區146。背側互連層(未顯示)形成于該結構背側而電接觸基底100。頂側和背側互 連層可以包含金屬。圖3A 3F是根據本發明另一個實施方式顯示形成圖1中所示的屏蔽柵N-溝道 FET的另一示例性方法的簡化橫截面示圖。在圖3A中，外延層205形成于基底200之上。 基底200和外延層205分別可以類似于以上結合圖IA而描述的基底100和外延層105。在 圖3B中，溝槽212以圖2B中溝槽112的類似方式形成于外延層205中。在圖3C中，屏蔽 介電層、屏蔽電極215、IED、柵絕緣體217，柵電極220上的介電帽，柵電極220和其它溝槽 結構都以類似于以上結合圖2C所描述的那些方法形成。在圖3D中，實施注入工藝過程225向相鄰溝槽之間的平頂區注入P-型摻雜劑而 在外延層205a中形成體區225a。PN結由此形成于體區225a和外延層205b之間的界面 227上。在一些實施方式中，注入工藝過程225采用了 P-型摻雜劑如硼、鋁和/或其它的 III族元素。在一些實施方式中，實施注入工藝過程225而未采用掩模層。在其它實施方式 中，注入工藝過程225采用具有覆蓋柵220的圖案的圖案化掩模層進行實施。圖案化掩模， 例如，可以是圖案化光刻膠層、或圖案化介電層。在注入工藝過程225之后，可以除去圖案 化掩模層。在圖3E中，注入工藝過程230向體區225a中注入鍺摻雜劑而形成嵌埋于體區 225a中的硅-鍺層230a。在一些實施方式中，注入工藝過程230經過設計而使SiGe層230a 與界面227間隔一段距離“C”。在選擇距離值“C”中的考慮因素將類似于在圖2F中的對 于距離“a”的那些因素。在一些實施方式中，SiGe層230a可以具有約100人 500A的厚 度。在一些實施方式中，實施注入工藝過程230未采用圖案化掩模層。在其它實施方式中，注入工藝過程230采用具有覆蓋柵電極220的圖案的圖案化掩模層進行實施。在一個實施 方式中，圖案化掩模層是在圖3D中的注入工藝過程225所用的相同掩模層。圖3F中，形成源區235a和重體區240a的工藝方法類似于圖2E和2F中的工藝方 法，因此不再進行描述。在一個可替代實施方式中，注入工藝過程225、230和那些針對源區 和重體區的注入工藝過程可以在形成溝槽212之前進行實施。以這種降低溝道電阻的方式在體區中嵌埋SiGe層的上述技術，并不限于屏蔽柵 FET的應用中。圖4顯示了根據本發明一個實施方式具有嵌埋于體區中的SiGe層的示例 性的N-溝道溝槽柵FET的簡化橫截面示圖。在圖4中溝槽柵FET類似于圖1中的屏蔽柵 FET，但是溝槽并未延伸那么深，也沒有屏蔽電極。S卩，基底100，漂移區105b，體區138及其 三個子層135a、IlOa和115a，源區141和重體區146都類似于在圖1所示的屏蔽柵FET中 它們對應的區。然而，在圖4中的溝槽結構僅僅包括柵電極150和使柵電極150與周圍區 絕緣的介電層。以上結合圖2A 2F和圖3A 3F描述的任何一個工藝技術及其變體，采用一些 修改，都能夠用于形成圖4中的晶體管。有關形成溝槽及其內部元件的所需工藝變化，縱觀 本發明公開內容對于本領技術人員而言是顯而易見的。例如，溝槽并不需要延伸如此之深， 而與形成屏蔽介電層和屏蔽電極相關的步驟可以省掉。盡管圖4顯示了沿溝槽側壁具有與 沿溝槽底部的介電層相同厚度的柵介電層127，在一個變體中，較厚的介電層(通常稱之為 厚底介電層-TBD)沿低于柵電極150的溝槽底部形成而降低柵極至漏電容。圖5是根據本發明一個實施方式具有延伸進入溝道區中的SiGe層的P-溝道屏蔽 柵FET的簡化橫截面示圖。FET包括高度摻雜的基底300。基底300，在P-溝道MOSFET的 情況下可以是P-型的，或在P-溝道IGBT的情況下可以是N-型的。輕度摻雜的P-型漂移 區305b延伸于基底300之上。N-型體區355a延伸于漂移區305b之上。溝槽312延伸通 過體區335a并終止于漂移區305b內。在一個可替代實施方式中，溝槽312延伸更深而終 止于基底300內。垂直虛線包括在圖5內，僅僅是用于顯示當其最初形成時溝槽312的輪 廓。硅區340b和340c部分填充溝槽312，這一點將在以下結合圖6A 6J中所描述的工藝 流程而進行更全面的描述。屏蔽介電層315a(例如，含有氧化物層和氮化物層中的一個或兩個)襯于每一溝 槽312的下側壁和底部。屏蔽電極320(例如，含有摻雜或未摻雜的多晶硅)填充每一溝槽 312的下部分。屏蔽介電層315a使屏蔽電極320絕緣于漂移區305b。圖1中所示的屏蔽 電極123的形狀僅僅是示例性的。在實際的器件中，屏蔽電極320可以沿垂直結構比沿著 橫向結構延伸更長。內電極介電層306s (例如，含有一個或多個氧化物層)橫向延伸于屏蔽電極320 之上。柵介電層347(例如，含有柵氧化物)襯于上部溝槽側壁。凹形化柵電極350(例如， 含有摻雜或未摻雜的多晶硅)填充每一溝槽312的上部分。內電極介電層(IED)309使柵 電極和屏蔽電極相互絕緣。在一個實施方式中，IED 309和柵介電層347基本上厚度相同。 在另一實施方式中，IED 309和屏蔽介電層315a都比柵介電層347厚。介電帽307 (例如， 含有氧化物和/或BPSG)延伸于柵電極350之上。高度摻雜的P-型源區360a處于相鄰溝 槽312的體區355a中。高度摻雜的N-型重體區365a處于相鄰源區360a之間的體區355a 中。
SiGe帶325a垂直延伸通過每一源區360a而進入體區355a中。SiGe層325a延 伸于體區355a之內的部分是N-型的，而SiGe層325a延伸于源區360a中的部分是P-型 的。硅區340b是N-型的而垂直延伸于SiGe帶325a與溝槽側壁之間而低于SiGe帶325a 的底端。硅區340b連同SiGe帶325a—起形成溝道區。硅區340c是P-型的而形成漂移 區305b的部分。頂側互連層(未顯示)沿該結構頂側延伸而電接觸源區360a與重體區365a。底 側互連層(未顯示)沿該結構底側延伸而電接觸基底300。在一個實施方式中，頂側互連層 和底側互連層含有金屬。介電帽307使絕緣柵電極350絕緣于頂側互連層。在一個可替代 實施方式中，介電帽307是穹頂型的并延伸出每一溝槽而橫向疊蓋源區360a。當FET打開時，溝道沿源區360a與漂移區305b之間的每一溝槽側壁形成于體區 355a內。溝道區包含SiGe帶25a，其橫向夾于兩個硅區之間。當FET打開時，空穴行進通 過溝道區而遠離柵介電層界面。然而，SiGe帶325a充分降低了空穴在溝道區中的散射而 由此降低溝道電阻。與其中沒有SiGe層延伸進入溝道區的現有技術的結構相比，較低的溝 道電阻由此降低了晶體管的Rdson。而且，類似于先前的實施方式，通過維持SiGe帶325a與體區355a和漂移區305b 之間的PN結357之間的間隔“e”，就消除了否則就會存在的漏電流和退化的擊穿電壓特性。 在一個實施方式中，如此設置間隔“e”而使之在結357處于反向電壓下時形成的耗盡區并 未到達SiGe帶325a。在一個實施方式中，間隔“e”選自500A 5000人的范圍。在另一 實施方式中，SiGe帶325a具有100 A 500 A范圍的厚度。圖6A 6J是根據本發明一個實施方式顯示于圖5中形成P-溝道屏蔽柵FET的示 例性方法的簡化橫截面示圖。在圖6A中，P-型硅外延層305形成于重摻雜基底300之上。 在P-溝道MOSFET的情況下，基底300是P-型的，而在P-溝道IGBT的情況下，基底300是 N-型的。硅外延層305可以通過傳統的外延工藝方法形成，并可以具有比基底300摻雜濃 度更低的摻雜濃度。在圖6B中，可以實施類似于以上結合圖3B描述的硅蝕刻工藝過程310而在外延 層305中形成溝槽312。在圖6C中，屏蔽介電層315和屏蔽電極320按照以上結合圖3C描 述的類似方式形成于溝槽312中。厚介電層306于屏蔽電極320之上形成達到預定厚度。 如在隨后的工藝過程步驟可以看到的，介電層306的上表面限定SiGe帶延伸所至的溝道區 內的深度。在圖6D中，SiGe層325沿所暴露的上溝槽側壁形成于相鄰溝槽之間的平頂區之 上、及介電層306之上。SiGe層325可以在原位用N-型摻雜劑摻雜。在一些實施方式中， 例如，SiGe 325可以通過外延工藝方法、化學氣相沉積(CVD)工藝方法、超高真空化學氣相 沉積(UHVCVD)工藝方法、原子層化學氣相沉積(ALCVD)工藝方法、金屬有機化學氣相沉積 (MOCVD)工藝方法或其它CVD工藝方法形成。在一些實施方式中，SiGe層325可以具有約 100人 約500A的厚度。在圖6E中，可以實施蝕刻工藝330以除去SiGe層325的水平延伸部分，留下沿上 溝槽側壁的SiGe帶325a。在一些實施方式中，蝕刻工藝過程330可以是干法蝕刻工藝過程 和/或濕法蝕刻工藝過程。在圖6F中，可以實施蝕刻工藝過程335而除去部分介電層306 由此形成SiGe帶325a與剩余的介電層部分306a之間的間隙。蝕刻工藝過程335可以是
13濕法蝕刻工藝過程和/或干法蝕刻工藝過程。在圖6G中，硅層340形成于整個結構之上。硅層340可以是摻雜的P_型以使之具 有與外延層305a相同的電導率類型。垂直虛線指示溝槽312的原始輪廓。硅層340可以， 例如，通過外延工藝方法、化學氣相沉積(CVD)工藝方法、超高真空化學氣相沉積(UHVCVD) 工藝方法、原子層化學氣相沉積(ALCVD)工藝方法、金屬有機化學氣相沉積(M0CVD)工藝方 法或其它CVD工藝方法形成。在圖6H中，實施蝕刻工藝過程345以除去硅層340的水平延伸部分而同時保留垂 直部分340a。蝕刻工藝過程345可以是干法蝕刻工藝過程和/或濕法蝕刻工藝過程，可以 使用介電部分360a作為蝕刻終止。這防止相鄰溝槽之間的平頂區的過度蝕刻。在圖61中，形成了襯于硅區340a側壁的柵介電層347 (例如，含有氧化物)。可以 形成柵介電層347以便也延伸于介電部分306a之上從而形成較厚的內電極介電(IED)層 309。可替代地，在形成柵介電層347之前，可以在介電部分306a之上形成橫向延伸介電層 (例如，含有氧化物)以獲得具有所需厚度的內電極介電層309。柵電極350以與先前實施 方式類似的方式形成于IED 309之上。可以實施傳統的體注入355而在外延層305b中形成N_型體區355a。注意，體注 入355將硅區340a的上部分340b轉變成N-型硅，而同時下部分340c保持P-型。如果需 要，體注入355可以在更早的階段(例如，在形成柵電極350之前或甚至在形成溝槽312之 前)實施。正如能夠所見的，垂直延伸的SiGe帶325a垂直夾于硅區340b與355a之間，進 而有利地與PN結357間隔一段間隔“e”。在一個實施方式中，間隔“e”選自約500入 約 l，OOOA。參照圖6J，實施傳統的源注入360以形成側接溝槽312的高度摻雜的P_型源區 360a。注意，源注入360將硅區的上部分340b轉變成P-型。接著，實施傳統的重體注入 365以形成相鄰源區360a之間的高度摻雜的N-型重體區365a。以上結合形成以上實施方 式的源區和重體區而討論的各種考慮因素也適用于本實施方式。頂側和底側互連層(未顯 示)可以按照先前實施方式的類似方式形成。圖7顯示了根據本發明一個實施方式具有延伸進入溝道區的SiGe帶的示例性 P-溝道溝槽柵FET的簡化橫截面示圖。圖7中的溝槽柵FET類似于圖5中的屏蔽柵FET， 但是溝槽并不延伸如此之深而且屏蔽電極也被除去。即，基底300、漂移區305b、體區355a、 SiGe帶325a、硅區340b和340c，源區360a、和重體區365a都類似于圖5中所示的屏蔽柵 FET中其所對應的區。然而，在圖7中溝槽結構僅僅包括柵電極350和使柵電極350與其周 圍區絕緣的介電層。注意，厚底介電層319可選地沿每一溝槽底部設置而將柵極降低至漏 電容。圖8A 81是顯示圖7中所示的形成P_溝道溝槽柵FET的示例性工藝方法各階 段的簡化橫截面示圖。在圖8A中，溝槽313按照與圖6B中的溝槽312類似的方式形成于 P-型外延層305b中，但是溝槽313并未延伸如溝槽312那樣深。在圖8B中，采用已知技術 形成填充溝槽313的底部部分的厚介電層317(例如，含有氧化物)。正如將在隨后的步驟 中所見，介電層317的上表面限定SiGe帶延伸的溝道區內的深度。在圖8C和8D中描述的 形成SiGe帶325a的步驟類似于在圖6D 6E中描述那些步驟，因此將不再描述。在圖8E 中，每一溝槽內的介電層317采用已知技術凹形化(recess)至預定深度。介電層部分317a由此保留。在圖8F和8G中描述的形成N型硅區340a的步驟類似于在圖6G-6H中描述的 那些步驟，由此將不再描述。在圖8H中，形成襯于硅區340a側壁的柵介電層347 (例如含有氧化物)。可以形 成柵介電層347以便也延伸于介電部分317a之上從而形成較厚的底介電層319。可替代 地，在形成柵介電層347之前，可以于介電部分317a之上形成一層介電層(例如，含有氧化 物)以獲得具有所需厚度的底介電層319。柵電極350按照先前實施方式類似的方式形成 于厚底介電層319之上而可以具有先前實施方式的柵電極的類似性質。厚底介電層319有 助于降低柵極至漏電容，由此改進FET的開關性能。在圖81中描述形成源區360a和重體 區365a的步驟類似于在圖6J中的那些步驟，因此將不再描述。圖9A 9E是顯示根據本發明一個實施方式形成具有低電阻溝道區的平面柵 N-溝道場效應晶體管的示例性方法的橫截面示圖。在圖9A中，N-型硅外延層405形成于 高度摻雜的基底400之上。在其中FET是N-溝道M0SFET的情況下，基底400是N-型的， 而在其中FET是N-溝道IGBT的情況下，基底400是P-型的。在一些實施方式中，形成硅 外延層405和基底400的材料和方法分別類似于以上參照圖1A描述的硅外延層105和基 底 100。SiGe層410形成于硅外延層405之上。在一些實施方式中，SiGe層410是SiGe 外延層。形成硅-鍺層410的材料和方法類似于以上參照圖1A描述的SiGe層110。在其 它實施方式中，SiGe層410可以通過注入工藝方法形成。該注入工藝方法可以類似于以上 參照圖3E描述的形成SiGe層230a的注入工藝方法230。在圖9B中，采用傳統的掩模技術將柵介電層417與柵電極420的堆棧形成于SiGe 層410之上。柵極介電層417，例如，可以含有氧化物、氮化物、氧氮化物、高_k介電材料或 它們的各種組合。柵電極420，例如，可以含有摻雜或未摻雜的多晶硅、無定形硅、銅、鋁、鎢、 硅化物或它們的各種組合。柵電極420通過柵介電層417與SiGe層410絕緣。在圖9C中，實施體注入415和驅入(drive-in)以形成延伸通過SiGe層410并終 止于硅外延層405中的P-型體區415。柵電極420能夠用作體注入415期間的掩模，以使 體區415與柵電極420自對準。在一些實施方式中，摻雜劑如硼、鎵、鋁、其它III族摻雜劑 或其各種組合，都可以用于體注入415中。體注入415將SiGe層410延伸通過體區415的 那些部分轉變成P-型。因此，硅-鍺層410包含P-型區410a和N-型區410b。在圖9D中，介電隔離體427 (例如含有氧化物和/或氮化物)沿柵電極420的側壁 采用已知技術形成。隨后實施源注入425以在體區415中形成高度摻雜的N-型源區425。 介電隔離體427能夠用作源注入425期間的掩模而使源區425與介電隔離體427自對準。 柵電極420疊蓋源區425的延伸能夠通過調節介電隔離體427厚度而進行控制。注意，SiGe 層410接受源注入425的部分410c轉變成N-型。在圖9E中，高度摻雜的P-型重體區419，延伸通過源區425并進入體區425中，采 用傳統的重體注入而形成。掩模可以用于限定接受重體注入的區。線描繪的SiGe層410 如圖9E中的虛線所示以使圖形不過于混亂。接著，傳統技術用于形成介電層(未顯示)， 例如，含有硼-磷-硅酸鹽_玻璃(BPSG)，覆蓋柵電極420，而同時留下源區425和暴露的 重體區419表面區。隨后采用已知技術形成與源區425和重體區419電接觸的頂側互連層 (未顯示)。接觸基底400的底側互連層，采用傳統技術形成于底側上。頂側和底側互連層可以含有金屬。在操作期間，當施加合適的源電壓Vs、柵電壓Vb和漏電壓Vd而打開晶體管時，電 流流過形成于SiGe層410的部分410a中的溝道區。正如圖1的實施方式一樣，與應變SiGe 層410相關的較高遷移率降低了溝道電阻，由此降低了晶體管的Rdson。盡管已經在具體類型的晶體管的上下文中描述了本發明的各種實施方式，但是本 發明并不僅限于此。例如，盡管以上描述的一種或多種器件結構和/或工藝過程序列涉及 到M0SFET和IGBT的N-溝道和P_溝道變體，但是根據本發明實施方式的技術也可以適用 于其它類型的器件如溝槽柵同步FET(其中，肖特基(Schottky) 二極管是與溝槽柵或屏蔽 柵M0SFET單片集成的)或本文中描述的器件的超結變體(S卩，具有交替電導率型硅的柱的 器件)。因此，以上的描述不應該作為本發明范圍的限制，本發明的范圍由所附的權利要求 來限定。
權利要求
一種溝槽柵場效應晶體管，包括溝槽，延伸進入第一電導率型的硅區；柵電極，在每一溝槽中；第二電導率型的體區，在相鄰溝槽之間的所述硅區上延伸，每一體區與硅區形成第一PN結，且每一體區包括橫向延伸于相鄰溝槽之間的第二電導率型的硅 鍺層；柵介電層，襯于每一溝槽的至少上側壁，所述柵介電層使所述柵電極與所述體區絕緣；第一電導率的源區，側接這些溝槽，每一源區形成具有所述體區之一的第二PN結；以及溝道區，在所述體區內沿所述源區與所述體區的底表面之間的溝槽側壁延伸，其中所述硅 鍺層延伸進入對應的溝道區而由此降低溝道電阻。
2.根據權利要求1所述的晶體管，其中所述硅_鍺層與所述第二PN結間隔一段預定距罔。
3.根據權利要求1所述的晶體管，其中所述硅_鍺層與第一PN結和第二 PN結間隔一 段預定距離。
4.根據權利要求1所述的晶體管，其中所述硅-鍺層將所述體區的上部分與下部分間 隔開。
5.根據權利要求1所述的晶體管，其中每一硅_鍺層鄰接兩相鄰溝槽的側壁。
6.根據權利要求1所述的晶體管，其中每一硅-鍺層與對應的第一PN結垂直間隔開 500A ~ IOOOA的一段距離，并與對應的第二 PN結垂直間隔開500A ~ 1000A的一段 距離。
7.根據權利要求1所述的晶體管，其中每一溝槽進一步包括 屏蔽介電層，比襯于所述溝槽的下側壁的所述柵介電層更厚； 屏蔽電極，在所述柵電極之下的所述溝槽的下部分中；以及內電極介電層，使所述柵電極與屏蔽電極相互絕緣。
8.根據權利要求1所述的晶體管，其中每一溝槽包括沿低于所述柵電極的溝槽底部的 厚底介電層。
9.一種N-溝槽柵場效應晶體管，包括 溝槽，延伸進入N-型硅區；柵電極，在每一溝槽之內；P-型電導率的體區，于相鄰溝槽之間的硅區之上延伸，每一體區包括與所述N-型硅區 形成第一 PN-結的P-型電導率的下硅層、所述下硅層之上的P-型電導率的硅_鍺層、和所 述硅-鍺層之上的P-型電導率的上硅層；以及N-型電導率型的源區，側接所述溝槽，每一源區與所述上硅層形成第二 PN結。
10.根據權利要求9所述的晶體管，其中每一硅_鍺層鄰接兩相鄰溝槽的側壁。
11.根據權利要求9所述的晶體管，其中每一硅_鍺層與對應的第一PN結和第二 PN結 垂直間隔開。
12.根據權利要求9所述的晶體管，其中每一溝槽進一步包括 屏蔽介電層，比襯于所述溝槽下側壁的柵介電層更厚；屏蔽電極，在所述柵電極之下的所述溝槽下部分中；以及 內電極介電層，使所述柵電極與屏蔽電極相互絕緣。
13.根據權利要求9所述的晶體管，其中每一溝槽包括沿低于所述柵電極的所述溝槽 底部的厚底介電層。
14.根據權利要求9所述的晶體管，進一步包括在體區內沿源區與體區的底表面之間 的溝槽的側壁延伸的溝道區，其中所述硅-鍺層延伸進入對應的溝道區而由此降低所述溝 道電阻。
15.一種溝槽柵場效應晶體管，包括 溝槽，延伸進入第一電導率型的硅區； 柵電極，在每一溝槽中；第二電導率型的體區，在相鄰溝槽之間的所述硅區上延伸，每一體區與硅區形成PN結；柵介電層，襯于每一溝槽的至少上側壁，所述柵介電層使所述柵電極與所述體區絕緣；第一電導率的源區，側接這些溝槽；以及硅_鍺區，垂直延伸通過每一源區并通過對應的體區，所述硅_鍺區在到達所述PN結 之前終止于所述對應的體區內。
16.根據權利要求15所述的晶體管，其中每一硅-鍺區與對應的PN結間隔開500 1，000人的一段距離。
17.根據權利要求15所述的晶體管，其中每一硅-鍺區通過硅區沿其垂直邊界限定。
18.根據權利要求15所述的晶體管，其中當所述晶體管處于導通狀態時，在所述體區 內沿每一源區與對應的體區的底表面之間的每一溝槽側壁形成溝道區，以及所述硅-鍺區 形成至少一部分所述溝道區以便降低所述溝道電阻。
19.根據權利要求15所述的晶體管，其中每一溝槽包括與其中的所述柵電極絕緣的硅 材料。
20.根據權利要求15所述的晶體管，其中所述硅_鍺區被設置于所述溝槽內側。
21.根據權利要求15所述的晶體管，其中所述晶體管是第一電導率型為P-型而第二電 導率型為N-型的P-溝道晶體管。
22.根據權利要求15所述的晶體管，其中每一溝槽進一步包括 屏蔽介電層，比襯于所述溝槽的下側壁的所述柵介電層更厚； 屏蔽電極，在所述柵電極之下的所述溝槽的下部分中；以及內電極介電層，使所述柵電極與屏蔽電極相互絕緣。
23.根據權利要求15所述的方法，其中每一溝槽包括沿低于所述柵電極的所述溝槽底 部的厚底介電層。
24.一種垂直傳導的平面柵場效應晶體管，包括 第一電導率型的硅區；硅_鍺層，延伸于所述硅區之上；柵電極，橫向延伸于所述硅鍺層之上但與之絕緣；第二電導率型的體區，延伸于所述硅-鍺層與所述硅區中；第一電導率型的源區，延伸于所述硅-鍺層中，所述柵電極同時橫向疊蓋所述源區與 體區而使部分所述硅鍺層直接在所述源區與所述體區的外邊界之間的所述柵電極下延伸 而形成溝道區。
25.根據權利要求所述的晶體管24，其中所述源區延伸通過的所述硅-鍺層部分為第 一電導率型，而所述體區延伸通過的所述硅-鍺層部分為第二電導率型。
26.一種形成溝槽柵場效應晶體管的方法，包括 形成延伸進入第一電導率型的硅區的溝槽；形成在每一溝槽中的柵電極；形成第二電導率的體區而使每一體區包括與所述硅區形成第一 PN結的下硅區，所述 下硅層之上的硅-鍺層，和所述硅-鍺層之上的上硅層；以及形成側接所述溝槽的第一電導率型的源區，每一源區與所述上硅層形成第二 PN結。
27.根據權利要求26所述的方法，其中每一硅_鍺層鄰接兩相鄰溝槽的側壁。
28.根據權利要求26所述的方法，其中每一硅_鍺層與對應的第一PN結和第二 PN結 垂直間隔開。
29.根據權利要求26所述的方法，進一步包括 在形成所述柵電極之前形成襯于每一溝槽的下側壁的屏蔽介電層； 形成在每一溝槽的下部分中的屏蔽電極；以及 在每一溝槽中的所述屏蔽電極之上形成內電極介電層。
30.根據權利要求26所述的方法，進一步包括在形成所述柵電極之前，形成沿每一溝槽底部的厚底介電層。
31.根據權利要求26所述的方法，其中當所述晶體管處于導通狀態時，在沿每一源區 與對應的體區的底表面之間的每一溝槽側壁的所述體區中形成溝道，所述硅-鍺層橫向延 伸進入至少一部分所述溝道用以降低所述溝道電阻。
32.根據權利要求26所述的方法，其中形成所述體區的步驟包括 在所述硅區之上形成硅_鍺層；在所述硅-鍺層之上形成外延硅層，所述外延硅層形成所述上硅層； 通過所述硅_鍺層和所述外延硅層注入第二電導率型的摻雜劑而由此在所述硅區內 形成注入區，所述注入區形成所述下硅層。
33.根據權利要求26所述的方法，其中形成所述體區的步驟包括 注入第二電導率型摻雜劑而在所述硅區形成注入區；以及注入摻雜劑而在所述注入區內形成一層硅_鍺層以使低于所述硅_鍺層延伸的一部分 所述注入區形成所述下硅區，而延伸于所述硅-鍺層之上的一部分所述注入區形成所述上硅區。
34.一種形成溝槽柵場效應晶體管的方法，包括 形成延伸進入第一電導率型的硅區的溝槽；形成第二電導率型的體區而使每一體區與所述硅區形成PN結，并且每一體區包括垂 直延伸的硅-鍺層；在每一溝槽中形成柵電極；以及形成側接所述溝槽的第一電導率的源區，其中所述硅_鍺層在到達所述PN結之前沿所述垂直尺度終止。
35.根據權利要求15所述的方法，其中每一硅-鍺層與對應的PN結間隔開 500入~ 1,000入的一段距離。
36.根據權利要求15所述的方法，其中每一硅-鍺層通過硅區沿其垂直邊界限定。
37.根據權利要求15所述的方法，其中當所述晶體管處于導通狀態時，溝道區形成于 沿每一源區與對應的體區的底表面之間的每一溝槽側壁的所述體區內，而所述硅-鍺層形 成至少一部分所述溝道區用于降低所述溝道電阻。
38.根據權利要求15所述的方法，其中形成所述體區的步驟包括 形成在每一溝槽中的介電層；用所述介電層之上的硅-鍺層襯于上溝槽側壁；凹形化所述介電層以暴露直接低于所述硅-鍺層的每一溝槽側壁的一部分； 在所述溝槽內側形成外延硅層以使所述外延硅層襯于每一溝槽側壁的所述暴露部分；和向所述硅區、所述硅_鍺層和所述外延硅層注入第二電導率型的摻雜劑由此形成所述 體區。
39.根據權利要求15所述的方法，其中所述硅-鍺區形成于所述溝槽內側。
40.根據權利要求15所述的方法，其中所述晶體管是所述第一電導率型為P-型而所述 第二電導率型為N-型的P-溝道晶體管。
41.根據權利要求26所述的方法，進一步包括 在形成所述柵電極之前形成襯于每一溝槽下側壁的屏蔽介電層； 形成在每一溝槽下部分中的屏蔽電極；以及 在每一溝槽中的所述屏蔽電極之上形成內電極介電層。
42.根據權利要求26所述的方法，進一步包括在形成所述柵電極之前，形成沿每一溝槽底部的厚底介電層。
43.一種形成垂直傳導的平面柵場效應晶體管的方法，包括 形成第一電導率型的硅區之上的硅-鍺層；形成橫向延伸于所述硅-鍺層之上但與之絕緣的柵電極； 形成延伸于所述硅-鍺層與所述硅區中的第二電導率型的體區；以及 形成至少延伸進入所述硅-鍺層的第一電導率型的源區，所述柵電極同時橫向疊蓋所 述源區與體區以使部分所述硅鍺層直接在所述源區與所述體區的外邊界之間的所述柵電 極下延伸而形成溝道區。
44.根據權利要求43所述的方法，進一步包括在形成所述源區之前，形成沿所述柵電極側壁的介電隔離體。
全文摘要
一種溝槽柵場效應晶體管，包括延伸進入第一電導率型的硅區的溝槽，以及每一溝槽中的柵電極。第二電導率型的體區在相鄰溝槽之間的硅區上延伸。每一體區與硅區形成第一PN結，而每一體區包括橫向延伸于相鄰溝槽之間的第二電導率型的硅-鍺層。第一電導率的源區側接這些溝槽，而每一源區形成具有一個體區的第二PN結。溝道區在體區內沿源區與體區的底表面之間的溝槽側壁延伸。硅-鍺層延伸進入對應的溝道區而由此降低溝道電阻。
文檔編號H01L29/76GK101897028SQ200880120765
公開日2010年11月24日 申請日期2008年12月9日 優先權日2007年12月13日
發明者潘南西, 王 琦 申請人:飛兆半導體公司