專利名稱：具有低注入二極管的mos器件的制作方法
技術領域：
本發明涉及金屬氧化物半導體(MOS)器件及其制造方法。
背景技術：
功率MOS器件通常在電子電路中使用。取決于應用，可能期待 不同的器件特性。 一個示例性應用是DC-DC轉換器，其包括一個功 率MOS器件作為同步整流器(也稱為低端FET),和另一個功率 MOS器件作為控制開關(也稱為高端FET)。低端FET通常要求較 小的導通電阻，以便獲得較好的功率開關效率。高端FET通常要求 較小的柵極電容，以獲得快速開關和良好性能。
晶體管的導通電阻(Rds。n)值通常與溝道長度(L)成正比，與
每單位面積(W)上的有源單元數量成反比。當選擇Rds。n的值時， 應當考慮性能和擊穿電壓之間的權衡。為了減小Rds。n的值，可以通
過使用較淺的源極和本體來減小溝道長度，以及可以通過減小單元 尺寸來增大每單位面積的單元數量。然而，由于擊穿現象，溝道長 度L通常受到限制。每單位面積的單元數量也由于制造技術以及由 于需要使單元的源極區和本體區良好接觸而受到限制。隨著溝道長 度和單元密度的增大，柵極電容也增大。為了減小開關的損耗，較低的器件電容是優選的。在某些應用(諸如，同步整流)中，存儲 的電荷以及本體二極管的正向壓降也會導致效率損耗。這些因素一
起便限制了 DMOS功率器件的性能。
所期待的是如果DMOS功率器件的導通電阻和柵極電容能夠 低于當前可達的水平，功率開關的可靠性和功率消耗都會改善。還 可能有用的是開發出實用的工藝，該工藝能夠可靠地制造出改進 的DMOS功率器件。

發明內容
為此，本發明提供了一種半導體器件及其制造方法，使得改善功 率開關的可靠性和功率消耗。
在一個方面中，本發明提供一種形成在半導體襯底上的半導體器 件，包括漏極；覆蓋所述漏極的外延層；以及有源區，包括本 體，所述本體置于所述外延層中，并具有本體頂表面；源極，所述 源極嵌入在所述本體中，并從所述本體頂表面延伸至所述本體中； 柵極溝槽，所述柵極溝槽延伸至所述外延層中；柵極，所述柵極置 于所述柵極溝槽中；有源區接觸溝槽，所述有源區接觸溝槽延伸通 過所述源極并延伸到所述本體中；有源區接觸電極，所述有源區接 觸電極置于所述有源區接觸溝槽內；其中本體區的薄層將所述有源 區接觸電^l與所述漏4及分開。
在另一方面中，本發明提供一種制造半導體器件的方法，包括 在覆蓋半導體襯底的外延層中形成柵極溝槽；在所述柵極溝槽中沉 積柵極材料；形成本體；形成源極；形成有源區接觸溝槽，所述有 源區接觸溝槽延伸通過所述源極并延伸至所述本體中；以及在所述 有源區接觸溝槽內沉積接觸電極；其中本體區的薄層將所述有源區 接觸電極與所述漏極分開。


在以下具體描述和附圖中公開了本發明的各種實施例。圖1A-1F示出了若干雙擴散金屬氧化物半導體(DMOS )器件的
實施例。
圖2是示出了降壓(buck)轉換器電路示例的示意圖。
圖3是示出了用于構造DMOS器件的制造工藝的實施例的流程圖。
圖4A-4U是具體示出了用于制造MOS器件的示例性制造工藝的 器件橫截面視圖。
圖5A-6B示出了制造步驟的附加可選實施例。
圖7-10示出了制造工藝的可選改進，其中這些改進在某些實施 例中使用以進一步增強器件性能。
具體實施例方式
本發明可以用多種方式實現，包括實現為工藝、裝置、系統、 物的組合、計算機可讀介質(諸如，計算機可讀存儲介質)或者計 算機網絡(其中，程序指令被通過光鏈路或者通信鏈路發送)。在 本說明書中，這些實現，或者本發明可以采用的任何其他形式，都 可以稱為技術。被描述成"被配置為執行任務的組件"(諸如處理器 或者存儲器)既包括通用組件(其被臨時配置為在給定時間執行任 務)也包括專用組件(其被制造以執行任務)。通常，在本發明范 圍內，所公開的工藝步驟的順序可以改變。
本發明的 一個或多個實施例的具體描述在以下與示出了本發明 原理的附圖一起給出。雖然結合這樣的實施例描述了本發明，但是 本發明并不限于任何實施例。本發明的范圍僅由權利要求來限定， 并且本發明涵蓋了多種替代方式、改進以及等同物。在以下描述中 給出多種具體的細節是為了提供本發明的全面理解。這些細節是處 于示例的目的而給出的，并且本發明可以根據權利要求來實現，而 無需這些具體細節的某些或者全部。為了清楚的目的，在涉及本發 明的技術領域中公知的技術材料并沒有詳細描述，以避免本發明被 不必要地混淆。
7對金屬氧化物半導體(MOS)器件及其制造進行描述。出于示 例的目的，在本說明書中詳細討論N溝道器件，其具有N型材料制 成的源極和漏極以及P型材料制成的本體。在此公開的技術和結構 也適用于P溝道器件。
圖1A-1F示出了若干雙擴散金屬氧化物半導體(DMOS )器件的 實施例。圖1A是DM0S器件的實施例的橫截面視圖。在此示例中， 器件100包括漏極，其形成在N+型半導體襯底103的背面。漏極區 延伸到覆蓋了襯底103的、N—型半導體的外延(epi)層104中。在 外延層104中蝕刻出柵極溝槽(諸如lll、 113和115)。柵極氧化 物層121形成在柵極溝槽內。柵極131、 133和135分別布置在柵極 溝槽lll、 113和115內，并且通過氧化物層而與外延層絕緣。柵極 是由諸如多晶硅(poly)的導電材料制成的，而氧化物層是由諸如熱 氧化物的絕緣材料制成的。具體地，柵極溝槽111位于端接區中， 該端接區布置有用來連接至柵極接觸金屬的柵極引線(gate runner ) 131。出于該目的，與有源柵極溝槽113和115相比，柵極引線溝槽 lll可以更寬且更深。進一步地，柵極引線溝槽111和其相鄰的有源 溝槽(在此情況下為溝槽113)之間的間距可以比有源4冊極溝槽113 和115之間的間距大。
源極區150a-150d分別嵌入本體區140a-140d中。源極區從本體 的頂表面向下延伸到本體本身中。盡管本體區沿著所有柵極溝槽的 側部被注入，但是源極區僅僅在鄰近有源柵極溝槽處被注入，而不 在柵極引線溝槽處被注入。在所示實施例中，諸如133的柵極具有
上延伸。這樣的配置保證了柵極和源極的重疊，乂人而允許源極區比 具有凹陷柵極的器件的源極區淺，并且這樣的配置增大了器件的效 率和性能。柵極多晶硅頂表面在源極-本體結之上延伸的量可以針對 不同實施例而改變。在某些實施例中，器件的柵極不在源極區/本體 區的頂表面之上延伸，而是從源極區/本體區的頂表面凹陷。
在操作期間，漏極區和本體區一起起到了二極管的作用，稱為本體二極管。介電材料層160被布置于柵極的上面，以便將柵極與 源極-本體接觸絕緣。介電材料在柵極的頂上以及在本體區和源極區 的頂上形成了絕緣區，諸如160a-160c。適當的介電材料包括熱氧化 物、低溫氧化物(LTO)、硼磷硅玻璃(BPSG)等。
大量的接觸溝槽112a-112b形成在源極區和本體區附近的有源 柵極溝槽之間。這些溝槽被稱為有源區接觸溝槽，因為這些溝槽鄰 近器件的有源區(由源極區和本體區形成的)。例如，接觸溝槽112a 延伸通過源極和本體，形成了鄰近溝槽的源極區150a-150b和本體區 140a-140b。相反，形成在柵極引線131頂上的溝槽117并不位于有 源區附近，因此，溝槽117不是有源區接觸溝槽。溝槽117被稱為 柵極接觸溝槽或者柵極引線溝槽，因為連接至柵極信號的金屬層 172a沉積在溝槽內。通過溝槽lll、 113和115之間在第三維度(未 示出)中的互連，將柵極信號饋送給有源柵極133和135。金屬層 172a與金屬層172b分離，金屬層172b通過接觸溝槽112a-112b連 接至源極區和本體區，以提供電源。在所示示例中，有源區接觸溝 槽和柵極接觸溝槽具有基本上相同的深度。
器件100具有有源區接觸溝槽112a-112b,它們都比本體淺。此 配置提供了良好的擊穿性能、更低的電阻和更低的泄漏電流。另夕卜， 由于有源接觸溝槽和柵極接觸溝槽是使用 一步工藝形成的，由此它 們具有相同的深度，所以具有比本體淺的有源接觸溝槽可以避免柵 極接觸溝槽穿過諸如131的柵極引線。
在所示示例中，FET溝道沿著源極/本體結和本體/漏極結之間的 有源區柵極溝槽側壁形成。在具有短溝道區的器件中，隨著源極和 漏極之間電壓的增大，耗盡區擴大，并且可能最終到達源極結。這 種現象，稱為擊穿，限制了溝道可被縮短的程度。在某些實施例中， 為了避免擊穿，利用P型材料來對諸如沿著有源區接觸溝槽壁的區 域170a-170d的區域進行重摻雜以形成P+型區。P+型區避免了耗盡 區侵占源極區。這樣，這些注入有時稱為抗擊穿注入或者避免擊穿 注入。在某些實 施例中，為了實現聲稱的抗擊穿效果，P+區盡可能地離溝道區近和/或如制造對準能力和P+側壁摻雜滲透控制所允許的 那樣近。在某些實施例中，溝槽接觸和溝槽之間的不對準通過對接 觸進行自對準來最小化，以及將溝槽接觸盡可能置于接近溝槽之間 的中心處。這些結構上的增強允許溝道被縮短，使得溝道每單位面 積中的凈電荷適當地低于在理想的未受保護結構中避免擊穿所需的 最小電荷。除了改善本體接觸電阻外，抗擊穿注入還使得構建非常 淺溝槽的短溝道器件成為可能。在所示實施例中，接觸溝槽
112a-112b比本體區140a-140d淺，并且不會在本體區中 一直延伸。 器件的導通電阻Rds。n和柵極電容被減小。
在接觸溝槽112a-112b和柵極溝槽117中布置導電材料以形成接 觸電極。在有源區中，由于擊穿注入沿著接觸溝槽的側壁設置，而 不沿著接觸溝槽的底部設置，所以接觸電極與N-漏極區104相接觸。 接觸電極和漏極區一起形成了肖特基二極管(與本體二極管并行)。 肖特基二極管減小了本體二極管正向壓降并將存儲的電荷最小化， 使得MOSFET更加高效。能夠同時形成到N-漏極的肖特基接觸和到 p+本體和N+源極的良好的歐姆接觸的一種金屬被用來形成電極 180a-180b。諸如鈦(Ti)、柏(Pt) 、 4巴(Pd)、鴒(W)或者任 何其它適當的金屬都可以使用。在某些實施例中，金屬層172由鋁 (Al)或者由Ti/TiN/Al疊層制成。
肖特基二極管的泄漏電流與肖特基勢壘高度有關。隨著勢壘高 度的增大，泄漏電流減小，以及正向壓降也增大。在所示示例中， 通過在有源區溝槽112a-l 12b的底部周圍注入薄的摻雜物層，將可選 的肖特基勢壘控制層190a-190b (也稱為香農(Shannon)層)形成 在接觸電極之下。在此示例中，摻雜物具有與外延層相反的極性， 并且屬于P型。香農注入比較淺并且是低劑量的；因此，完全被耗 盡而與偏壓無關。肖特基勢壘控制層用來控制肖特基勢壘高度，從 而允許對泄漏電流進行更好的控制，以及改進肖特基二極管的反向 恢復特性。以下描述形成肖特基勢壘控制層的細節。
圖1B是DMOS器件的另一實施例的橫截面視圖。器件102也
10包括肖特基勢壘控制層190a-190b,位于有源區接觸溝槽的底部周 圍。在此示例中，柵極接觸溝槽117的深度與有源區接觸溝槽 112a-112b的深度不同。有源區接觸溝槽比本體區140a-140d深，并 且有源區接觸溝槽延伸超過了本體區。由于有源接觸溝槽較深，所 以有源接觸溝槽為沿著側壁制作歐姆接觸提供了更多區域，并且帶 來了更好的非箝位感應開關(UIS)能力。而且，通過使柵極接觸溝 槽比有源接觸溝槽淺，柵極接觸溝槽將不太可能在蝕刻工藝期間穿 透柵極引線多晶硅，而這對于具有相對淺的柵極多晶硅的器件(諸 如，使用這樣工藝制造的器件，即，該工藝會導致柵極多晶硅不會 在本體的頂表面之上延伸)是有用的。
圖1C是DMOS器件的另一實施例。在此示例中，柵極接觸溝 槽117和有源區接觸溝槽112a-112b具有不同的深度。另夕卜，每個有 源區接觸溝槽的深度并不 一致，因為溝槽深度在平行于襯底表面的 方向上會變化。如以下更詳細所述，有源區接觸溝槽是使用兩步工 藝形成的，導致第一接觸開口 (例如，120a-120b)比第二接觸開口 (例如，119a-119b)寬。有源區接觸溝槽的輪廓形狀允許更大的歐 姆接觸區域并且通過抗擊穿注入170a-170d更好的避免擊穿，并且改 進了器件的UIS能力。香農注入沿著第二接觸開口的側壁和底部分 布，形成了肖特基勢壘控制層190a-190b。
圖1D-1F示出了具有集成低注入本體二極管的DMOS器件的實
施例。器件106、 108和110具有比本體區淺的有源區接觸溝槽。在
某些實施例中，本體區的薄層將有源區溝槽的底部與外延層分開，
形成了本體/漏極結之下的低注入二極管。薄體層的厚度和摻雜水平 (該薄體層位于有源區接觸溝槽和漏極之間)被調整，以使得在反
向偏壓中，此薄體層幾乎完全耗盡，而在正向偏壓中，體層不會耗 盡。在某些實施例中，該層的厚度約為0.01 0.5!im。由于載流子已 經極大減少，所以器件106、 108和110中的這種低注入二極管的集 成相比于常規的本體二極管提供了性能上的改進。在適當控制薄體 層的情況下，低注入本體二極管可以提供與肖特基二極管相當的性能，帶來的優勢在于由于可以省去肖特基勢壘控制層的形成，而 帶來的筒化工藝。
圖2是示出了 buck轉換器電路示例的示意圖。在此示例中，所 示電路200使用了高端FET器件201和低端FET器件207。高端器 件201包括晶體管202和本體二極管204。低端器件207可以使用諸 如圖1A-1F中示出的100、 102或者104的器件來實現。器件207包 括晶體管208、本體二極管210和肖特基二極管212。負載包括電感 器214、電容器216和電阻器218。在正常操作期間，器件201被導 通以將功率從輸入源傳送到負載。這會引起電流在電感器中上升。 當器件201被截止時，電感器電流仍然流動，并轉換方向至器件207 的本體二極管210。在短暫的延遲后，控制電路使器件207導通，其 導通晶體管208的溝道，并大幅度地降低沿著器件208的漏極-源極 端子的正向壓降。在沒有肖特基二極管212的情況下，本體二極管 傳導損耗以及移除器件207的本體二極管210中存儲的電荷帶來的 損耗可能較大。然而，如果肖特基二極管212構建在器件207中， 并且如果肖特基二極管具有低的正向壓降，傳導損耗會極大減小。 由于沿著肖特基二極管的低的正向壓降低于本體二極管的結壓降， 所以在肖特基二極管傳導時，沒有存儲的電荷注入，進一步改善了 二極管恢復所涉及的損失。
圖3是示出了用于構建DMOS器件的制造工藝的實施例的流程 圖。在302，在覆蓋半導體襯底的外延層中形成柵極溝槽。在304, 將柵極材料沉積于柵極溝槽中。在306和308，形成本體和源極。在 310,形成接觸溝槽。如下面更詳細所述，在某些實施例中，在一個 步驟中形成有源區接觸溝槽和柵極區溝槽；在某些實施例中，溝槽 在多個步驟中形成，以獲得不同的深度。在312，將接觸電極布置于 接觸溝槽內。工藝300及其步驟可以修改，以產生MOS器件的不同 實施例，諸如圖1A-1F示出的102-110。
圖4A-4U是器件的橫截面視圖，詳細示出了用于制造MOS器件 的示例性制造工藝。在此示例中，N型村底(即，其上生長有N-外
12延層的N+硅片)被用作器件的漏極。
圖4A-4J示出了柵極的形成。在圖4A中，通過沉積或熱氧化， 在N型襯底400上形成Si02層402。在各種實施例中，氧化硅的厚 度在100A-30000 A的范圍。其他厚度也可以使用。該厚度可以取決 于期待的柵極高度而進行調整。將光致抗蝕劑層404旋涂在氧化物 層的頂上，并且使用溝槽掩膜來構圖。
在圖4B中，暴露區域中的Si02被移除，留下了用于硅蝕刻的 Si02硬掩膜410。在圖4C中，各向異性地蝕刻硅，留下了諸如420 的溝槽。將柵極材料沉積在溝槽中。之后形成在溝槽中的柵極具有 基本上與襯底的頂表面垂直的側面。在圖4D中，對Si02硬掩膜410 進行一定量的回蝕刻，使得溝槽壁在稍后的蝕刻步驟之后基本上與 硬掩膜的邊保持對準。Si02是在本實施例中使用的掩膜材料，因為 使用Si02硬掩膜的蝕刻會留下與掩膜的側部相互對準的相對直的溝 槽壁。如果合適，也可以使用其他材料。傳統上用于硬掩膜蝕刻的 某些其他類型的材料，諸如Si3N4，會留下帶有曲率的蝕刻后的溝槽 壁，這對于在下述步驟中形成柵極而言欠佳。
在圖4E中，各向同性地蝕刻襯底以將溝槽的底部圓化。在某些 實施例中，溝槽約為0.5-2.5pm深，約為0.2-1.5|im寬；其他尺寸也 可以使用。為了給生長柵極介電材料提供光滑的表面，在溝槽中生 長Si02的犧牲層430。然后，通過濕蝕刻工藝移除該犧牲層。在圖 4G中，在溝槽中熱生長Si02的層432作為介電材料。
在圖4H中，沉積多晶硅440以填充溝槽。在這種情況下，多 晶硅被摻雜以獲取適當的柵極電阻。在某些實施例中，在(原位) 沉積多晶硅層時進行摻雜。在某些實施例中，在沉積后對多晶硅進 行摻雜。在圖4I中，對Si02頂上的多晶硅層進行回蝕刻以形成諸如 442的柵極。在這點上，柵極的頂表面444相對于Si02的頂表面448 而言仍然是凹陷的；然而，取決于硬掩膜層410的厚度，柵極的頂 表面444可以高于硅的頂層446。在某些實施例中，在多晶硅回蝕刻 中不使用掩膜。在某些實施例中，在多晶硅回蝕刻中使用掩膜來避
13免在下述的本體注入工藝中使用附加的掩膜。在圖4J中，移除Si02
硬掩膜。在某些實施例中，使用干蝕刻來移除硬掩膜。在遇到頂部 硅表面時蝕刻工藝停止，從而使多晶硅柵極在襯底表面(其中將會 注入源極摻雜物和本體摻雜物)上延伸。在某些實施例中，柵極在
村底表面之上延伸約300A-20000 A。其他值也可以使用。在這些實 施例中使用Si02硬掩膜，因為它以可控的方式在Si表面上提供了期 待量的柵極延伸。隨后，可以在晶片上生長屏蔽氧化物。以上的工 藝步驟可以針對制造具有凹陷的柵極多晶硅的器件而簡化。例如， 在某些實施例中，在形成溝槽期間使用光致抗蝕劑掩膜或者非常薄 的Si02硬掩膜，并且因此所得到的柵極多晶硅不會在Si表面上延伸。
圖4K-4N示出了源極和本體的形成。在圖4K中，使用本體掩膜 在本體表面上對光致抗蝕劑層450進行構圖。未掩蔽的區域注入有 本體摻雜物。諸如硼離子的摻雜物被注入。在此處未示出的某些實 施例中，在沒有本體阻擋物450的情況下執行本體注入，從而在有 源溝槽之間形成了連續的本體區。在圖4L中，移除光致抗蝕劑，并 且加熱晶片以通過有時稱為本體驅動(body drive)的工藝來將注入 的本體摻雜物熱擴散。隨后，形成了本體區460a-460d。在某些實施 例中，用來注入本體摻雜物的能量約在30 600keV之間，劑量約在 5el2-4e13離子/cm2，并且所得到的最終本體深度約在0.3-2.4nm之 間。通過改變因子，包括注入能量、劑量和擴散溫度，可以獲得不 同的深度。在擴散工藝期間，形成了氧化物層462。
在圖4M中，使用源極掩膜對光致抗蝕劑層464進行構圖。在所 示實施例中，源極掩膜464不會阻擋有源溝槽之間的任何區域。在 某些實施例中，源極掩膜464也對有源溝槽之間的中央區域(未示 出)進行阻擋。將源極摻雜物注入未掩蔽區域466。在此示例中，砷 離子滲入未掩蔽區域中的硅，以形成N+型源極。在某些實施例中， 用于注入源極摻雜物的能量約在10 100keV之間，劑量約在 lel5-le16離子/cn^之間，以及所得到的源極深度約在0.05-0.5jim之 間。可以通過改變因子，諸如摻雜能量和劑量，來實現進一步的深度減小。適當的話，其他注入工藝也可以使用。在圖4N中，移除光 致抗蝕劑，并且加熱晶片以通過源極驅動工藝來對注入的源極摻雜 物進行熱擴散。在源極驅動后，將介電(例如，BPSG)層465布置 于器件的頂表面上，并且可選地，在某些實施例中可以將其致密化。
圖40-4T示出了接觸溝槽的形成以及沿著接觸溝槽的各種注入。 在圖40中，光致抗蝕劑層472沉積在介電層上，并且使用接觸掩膜 來構圖。執行第一接觸蝕刻來形成溝槽468和470。在某些實施例中， 第一接觸溝槽的深度在0.2-2.5nm之間。
在圖4P中，移除光致抗蝕劑層，利用注入的離子來轟擊溝槽470 底部周圍區域以形成擊穿防止層。在某些實施例中，使用劑量約為 1-5el5離子/cm"的硼離子。注入能量約為10-60keV。在某些實施例 中，使用劑量約為l-5el5離子/cm2、注入能量為40-100keV的BF2 離子。在某些實施例中，注入BF2和硼以形成擊穿防止層。注入傾 角約在0-45度之間。在圖4Q中，對注入物進行熱擴散。
在圖4R中，進行第二接觸蝕刻。由于蝕刻工藝不會影響介電層， 所以第二接觸蝕刻不需要額外的掩膜。在某些實施例中，溝槽的深
度增大了 0.2-0.5|im。將擊穿防止層刻蝕穿，沿著溝槽壁留下抗擊穿 注入物474a-474b。在圖4S中，使用離子注入來形成低劑量淺P型 肖特基勢壘控制層476。在某些實施例中，使用劑量在2ell-3e13離 子/cm2之間、注入能量在10-100keV之間的硼或BF2。在圖4T中， 通過熱擴散激活肖特基勢壘控制層。與抗擊穿注入相比，肖特基勢 壘控制層需要較低劑量，并且由此產生了較低摻雜和較薄的注入層。 在某些實施例中，肖特基勢壘控制層約為0.01-0.05pm厚。肖特基勢 壘控制層可以調整勢壘高度，因為注入物調整在接觸電極和半導體 之間的表面能量。
在圖4U中，示出了完整的器件490。金屬層478被沉積、在適 當情況下蝕刻、以及退火。在沉積鈍化層480之后制作鈍化開口。 還可以執行需要用來完成制造的附加步驟，諸如晶片研磨以及后端 金屬沉積。可以使用可選的工藝。例如，為了制造圖1D-1F中示出的器件 106-110,對圖4K中示出的本體注入工藝進行修改，并且在有源區 中沒有本體阻擋物。本體摻雜物被直接注入、覆蓋暴露的區域以及 在柵極之間形成連續的本體區。在接觸蝕刻期間，將溝槽蝕刻到比 本體區底部淺的深度，使本體層低于接觸溝槽。可選地，可以將有 源接觸溝槽僅刻蝕穿過本體，以暴露外延漏極區，隨后是利用良好 控制的能量和摻雜物的附加本體摻雜注入來穿過接觸溝槽側壁和底 部形成薄的本體層。
在某些實施例中，為了形成肖特基勢壘控制層，通過化學氣相 沉積(CVD)來沉積諸如SiGe的窄帶隙材料，以在外延層的頂表面 上形成層。在某些實施例中，窄帶隙材料層的厚度在從1OOA到1 oooA 的范圍內。例如，在某些實施例中使用200A的富硅SiGe層。在某 些實施例中，富珪SiGe層包括80。/。的Si和20y。的Ge。在某些實施 例中，利用N型摻雜物以2el7-2el8/cn^的濃度來對窄帶隙材料層進 行原位摻雜。隨后，在窄帶隙層之上沉積低溫氧化物層，然后對該 低溫氧化物層進行構圖以形成硬掩膜，用于將溝槽干蝕刻到外延層 中。在千蝕刻工藝期間，硬掩膜保護下面的窄帶隙層的部分。
圖5A-6B示出了制造步驟的附加可選實施例。例如，圖5A進行 擊穿防止層擴散(參見圖4Q)。使用第二接觸掩膜來對光致抗蝕劑 層502進行構圖，以阻擋柵極溝槽504。在圖5B中，發生第二蝕刻 以增大有源區接觸溝槽506的深度。然后移除光致抗蝕劑，并以類 似于圖4S和4T中的方式對肖特基勢壘控制層進行注入。包括金屬 沉積和鈍化的附加完成步驟仍然實施(參見圖4U)。所得到的器件 類似于圖1B的器件102,其中柵極溝槽具有與有源區接觸溝槽不同 的深度。通過使用針對第二接觸溝槽蝕刻的單獨的掩膜，以實現不 同的柵極溝槽和有源區接觸溝槽的深度，可以使柵極溝槽接觸制得 更淺，并且可以緩和對于在蝕刻期間擊穿柵極多晶硅的擔心。這樣， 通常使用該工藝來制造具有短柵極多晶硅的器件，包括具有不在襯 底表面之上延伸的柵極多晶硅的實施例。圖6A也進行了擊穿防止層擴散(參見圖4Q)。使用第二接觸掩膜來對光致抗蝕劑層602進行構圖以阻擋柵極溝槽604,以及以便在有源區接觸溝槽606之上形成比第一蝕刻的接觸開口小的接觸開口。在圖6B中，進行第二接觸蝕刻，以形成更深的、更窄的溝槽部分608。移除光致抗蝕劑，并且實施從圖4S-4U的剩余步驟。所得到的器件類似于圖1C的103。
圖7-10示出了制造工藝的可選改進，這些改進可以在某些實施例中使用以進一步增強器件性能。
圖7中所示可選改進可以在形成柵極(圖4G)之后且在涂覆本體阻擋掩膜(圖4K)之前進行。遍及外延層，沉積具有與外延層相反極性的勻厚注入702。在某些實施例中，高能量、低劑量(5el 1 -1 el3,200-600keV)的硼被用來在形成主本體注入之前形成勻厚注入702。勻厚注入用來調整外延層輪廓，而不會導致外延層中極性的改變。勻厚注入改變了本體底部區域中的本體輪廓，并且在不明顯增大
Rd涯的情況下增強了擊穿電壓。
圖8中所示可選改進可以在沉積香農注入(圖4S)之后、但是在其激活(圖4T)之前進行。外延層輪廓調諧注入被注入到有源區接觸溝槽之下。外延層輪廓調諧注入具有與外延層相反的極性。在某些實施例中，高能量、低劑量的硼或者BF2(例如,5ell畫le13，60-300keV)被用來注入。該注入調諧外延層輪廓而不改變外延層極性，并且增強了擊穿電壓。
圖9中所示可選改進可以在沉積香農注入(圖4S)之后、但是在其激活之前(圖4T)進行。高能量、中劑量(lel2畫5e13， 60-300keV )的硼被注入以形成P型島902，該P型島902位于接觸溝槽之下的N型外延層中，并且與本體區斷開連接。浮動的P型島也增強了擊穿電壓。
圖10中所示的可選改進可以在形成接觸溝槽(圖40)之后且在進行香農注入(圖4P)之前進行。由于尖銳的角會積累電荷、產生高電場和較低的擊穿電壓，所以使溝槽底部的角1002a-1002b圓化以減少電荷的積累并改善擊穿電壓。
盡管出于清楚的理解這一目的，在某些細節中描述了前述實施例，但是本發明并不限于所提供的細節。可以存在可選的方式來實現本發明。所公開的實施例僅是示意性的而不是限制性的。
權利要求
1. 一種形成在半導體襯底上的半導體器件，包括漏極；覆蓋所述漏極的外延層；以及有源區，包括本體，所述本體置于所述外延層中，并具有本體頂表面；源極，所述源極嵌入在所述本體中，并從所述本體頂表面延伸至所述本體中；柵極溝槽，所述柵極溝槽延伸至所述外延層中；柵極，所述柵極置于所述柵極溝槽中；有源區接觸溝槽，所述有源區接觸溝槽延伸通過所述源極并延伸到所述本體中；有源區接觸電極，所述有源區接觸電極置于所述有源區接觸溝槽內；其中本體區的薄層將所述有源區接觸電極與所述漏極分開。
2. 根據權利要求1所述的半導體器件，其中所述本體區的薄層 的厚度范圍約在0.01 0.5pm。
3. 根據權利要求1所述的半導體器件，其中所述柵極溝槽是第 一柵極溝槽；以及所述器件進一步包括端接區，所述端接區包括第二柵極溝槽，所述第二柵極溝槽延伸至所述外延層中； 第二柵極，所述第二柵極置于所述第二柵極溝槽中；以及 柵極接觸溝槽，所述柵極接觸溝槽形成在所述第二柵極內。
4. 根據權利要求3所述的半導體器件，其中所述柵極接觸溝槽 和所述有源區接觸溝槽具有近似相同的深度。
5. 根據權利要求3所述的半導體器件，其中所述有源區接觸溝 槽具有與所述柵極接觸溝槽不同的深度。
6. 根據權利要求1所述的半導體器件，其中所述有源區接觸溝槽具有不一致的深度。
7. 根據權利要求1所述的半導體器件，其中 所述有源區接觸溝槽具有第 一深度和第二深度； 所述第一深度比所述第二深度淺；以及對應于所述第 一深度的第 一接觸開口比對應于所述第二深度的 第二接觸開口寬。
8. 根據權利要求1所述的半導體器件，其中在所述有源區接觸 溝槽之下的所述本體區的薄層和所述漏極形成低注入二極管。
9. 根據權利要求1所述的半導體器件，進一步包括抗擊穿注入， 所述抗擊穿注入置于所述有源區接觸溝槽的側壁上。
10. 根據權利要求1所述的半導體器件，進一步包括勻厚注入， 所述勻厚注入沉積在整個所述外延層中，其中所述勻厚注入具有與 所述外延層相反的極性。
11. 根據權利要求1所述的半導體器件，進一步包括外延層輪廓 調諧注入，所述外延層輪廓調諧注入沉積在所述有源區接觸溝槽之 下。
12. 根據權利要求1所述的半導體器件，其中所述柵極在所述本 體頂表面之上延伸。
13. —種制造半導體器件的方法，包括在覆蓋半導體襯底的外延層中形成柵極溝槽； 在所述柵極溝槽中沉積柵極材料； 形成本體； 形成源極；形成有源區接觸溝槽，所述有源區接觸溝槽延伸通過所述源極并 延伸至所述本體中；以及在所述有源區接觸溝槽內沉積接觸電極；其中本體區的薄層將所述有源區接觸電極與所述漏極分開。
14. 根據權利要求13所述的方法，其中所述柵極溝槽是第一柵 極溝槽，以及所述方法進一步包括形成第二柵極溝槽，所述第二柵極溝槽延伸至所述外延層中； 在所述第二柵極溝槽中沉積柵極材料；以及 在所述柵極內形成柵極接觸溝槽。
15. 根據權利要求14所述的方法，其中所述柵極接觸溝槽和所 述有源區接觸溝槽具有近似相同的深度。
16. 根據權利要求14所述的方法，其中所述有源區接觸溝槽具 有與所述柵極接觸溝槽不同的深度。
17. 根據權利要求14所述的方法，其中所述有源區接觸溝槽具 有不一致的深度。
18. 根據權利要求13所述的方法，其中在所述接觸電極之下的 所述本體區的薄層和所述漏極形成低注入二極管。
19. 根據權利要求13所述的方法，進一步包括在所述有源區接 觸溝槽的側壁上沉積抗擊穿注入。
20. 根據權利要求13所述的方法，進一步包括在整個所述外延 層中沉積勻厚注入，其中所述勻厚注入具有與所述外延層相反的極 性。
21. 根據權利要求13所述的方法，進一步包括在所述有源區接 觸溝槽之下沉積外延層輪廓調諧注入，其中所述外延層輪廓調諧注 入不改變外延層的極性。
22. 根據權利要求13所述的方法，進一步包括在形成所述柵極溝槽之前，在所述襯底上形成硬掩膜；移除所述硬掩膜，以留下在本體頂表面之上延伸的柵極結構。
全文摘要
本發明涉及具有低注入二極管的MOS器件。提供一種形成在半導體襯底上的半導體器件，其包括漏極；覆蓋所述漏極的外延層；以及有源區。所述有源區包括本體，所述本體置于所述外延層中，并具有本體頂表面；源極，所述源極嵌入在所述本體中，并從所述本體頂表面延伸至所述本體中；柵極溝槽，所述柵極溝槽延伸至所述外延層中；柵極，所述柵極置于所述柵極溝槽中；有源區接觸溝槽，所述有源區接觸溝槽延伸通過所述源極且延伸至所述本體中；有源區接觸電極，所述有源區接觸電極置于所述有源區接觸溝槽內；其中本體區的薄層將所述有源區接觸電極與所述漏極分開。
文檔編號H01L29/66GK101465376SQ20081018232
公開日2009年6月24日 申請日期2008年11月21日 優先權日2007年12月21日
發明者A·巴哈拉, S-P·魏, 繼 潘, 王曉彬 申請人:萬國半導體股份有限公司