專利名稱：半導體器件及其制造方法
技術領域：
本發明涉及一種用于在形成超級結結構的p型半導體區和n型半導體區之間防止雜質的相互擴散的方法。
背景技術：
具有超級結結構的半導體器件是已知的，其中，所述超級結結構通過重復p型半導體區和n型半導體區來形成。在此類半導體器件中，可能發生形成超級結結構的p型半導體區和n型半導體區中的雜質的相互擴散。這樣的擴散可以導致半導體器件的特性的劣化。
為了消除這樣的擴散，如圖18所示，在專利文件1的半導體器件中的p型半導體區124和n型半導體區122之間形成絕緣膜(SiO2)128。由此防止了P型半導體區124和n型半導體區122之間的雜質擴散。為了實現此結構，多個溝槽123被形成在n型Si晶體襯底中。溝槽123從n型Si晶體襯底的頂表面朝向底部延伸，并且在相鄰溝槽之間保留預定距離的情況下被重復地布置。絕緣膜128被形成在溝槽123的內壁的整個表面上，形成在溝槽123的底部上的絕緣膜128隨后被去除。接著，如粗體箭頭所示，通過外延法從溝槽123的底部生長包含p型雜質的Si晶體。由此形成超級結結構。這類半導體器件在例如日本特開專利公布No.中有描述。
在其中用于防止雜質擴散的膜是絕緣膜(SiO2)的實例中，已知的是由于該絕緣膜為無定型態，所以難以使得Si晶體從絕緣膜外延生長。因此，必須進行用于使得Si晶體在被絕緣膜包圍的溝槽中外延生長的工藝。例如，在前述的現有技術中，進行用于將絕緣膜128從溝槽123的底部去除的工藝，然后利用外延法，從已經去除了絕緣膜128的溝槽123的底部生長Si晶體。在現有技術中，從溝槽123的底部去除絕緣膜128的工藝是必須的。
本發明用于解決上述問題。
本發明公開了一種半導體器件和制造該半導體器件的方法，其中，形成超級結結構的p型半導體區和n型半導體區之間的雜質的相互擴散可以被防止，并且制造工藝可以被簡化。
分明內容根據本發明的半導體器件包括超級結結構，其中沿至少一個方向重復布置成對的半導體區，所述成對的半導體區包括p型半導體區和n型半導體區。在這個超級結結構中，至少沿所述的方向重復布置Si1-x-yGexCy(0≤x＜1，0＜y＜1，0＜1-x-y＜1)晶體區，且Si晶體區布置在一對所述Si1-x-yGexCy晶體之間。
Si1-x-yGexCy晶體可以獨立地通過晶體生長來形成。此外，Si1-x-yGexCy晶體可以通過Ge和C到Si晶體中的氣相擴散來形成。此外，Si1-x-yGexCy晶體可以通過將Ge和C注入到Si晶體來形成。
此外，Si1-x-yGexCy晶體可以是p型、n型或者非摻雜型(i型)中的任何一種。
雜質在Si1-x-yGexCy晶體(0≤x＜1，0＜y＜1，0＜1-x-y＜1)中的擴散長度比雜質在Si晶體中的擴散長度小大約3個數量級。因此，如果通過重復布置Si晶體和Si1-x-yGexCy晶體的接合結構來形成超級結結構，可以防止形成超級結結構的p型半導體區和n型半導體區之間的雜質的相互擴散。例如，p型半導體區和n型半導體區都可以由Si晶體形成，而Si1-x-yGexCy晶體膜可以被布置在兩者之間。在此實例中，Si1-x-yGexCy晶體膜充當防擴散膜。或者，p型半導體區和n型半導體區中的之一可以由Si晶體形成，而另一個區由Si1-x-yGexCy晶體形成。在此實例中，在由Si1-x-yGexCy晶體形成的區中的擴散速度較低，由此可以防止p型半導體區和n型半導體區之間的雜質的相互擴散。
此外，Si1-x-yGexCy晶體可以通過從Si晶體的晶體生長來形成。或者，Si晶體可以通過從Si1-x-yGexCy晶體的晶體生長來形成。由此，可以簡化半導體器件的制造工藝。
在根據本發明的半導體器件中，所述Si1-x-yGexCy晶體區可以布置在形成所述p型半導體區的所述p型Si晶體區和形成所述n型半導體區的所述n型Si晶體區之間。
在此實例中，Si1-x-yGexCy晶體膜分隔了形成超級結結構的p型半導體區和n型半導體區。因為在布置在p型半導體區和n型半導體區之間的Si1-x-yGexCy晶體中，擴散速度很慢，所以可以防止p型雜質和n型雜質的相互擴散。此外，因為不需要去除Si1-x-yGexCy晶體的工藝，所以可以簡化半導體器件的制造工藝。
在根據本發明的半導體器件中，所述Si1-x-yGexCy晶體區的′y′的數值沿著所述的方向變化。
通過變化Si1-x-yGexCy晶體中的′y′的數值，可以調節雜質的擴散速度。此外，通過變化′x′的數值，可以調節晶格常數。當通過不同的′x′和′y′的值來形成多個膜時，可以通過提供其中雜質的擴散長度較低的膜來防止p型Si晶體和n型Si晶體之間的雜質的擴散。此外，通過減小Si晶體和Si1-x-yGexCy晶體之間的結處的晶格常數之間的差異，可以控制由晶格常數失配導致的錯配位錯的發生。
在根據本發明的半導體器件中，所述Si1-x-yGexCy晶體區的′x′的數值和′y′的數值從所述Si1-x-yGexCy晶體區的一側朝向其另一側減小，所述Si1-x-yGexCy晶體區的所述一側面向處于一側的Si晶體區，所述Si1-x-yGexCy晶體區的所述另一側面向處于另一側的另一Si晶體區。
在此實例中，膜越靠近鄰接所述另一側Si晶體的表面，Si的元素比可以增大。由此，可以控制在與所述另一側Si晶體的鄰接的結處的晶格失配。同時，膜越靠近鄰接所述一側的Si晶體的表面，C的元素比可以增大。由此，通過含有C的膜，可以有效地防止所述一側的Si晶體和所述另一側的Si晶體之間的雜質的相互擴散。此外，如果必要，還可以通過在其中C的元素比較大一側增大Ge的元素比，控制所述結處的晶格失配。
在根據本發明的半導體器件中，所述p型半導體區和所述n型半導體區的其中之一可以由Si晶體制成，其中的另一個由Si1-x-yGexCy晶體制成。
利用這樣的結構，同樣可以實現超級結結構。
在此實例中，可以簡化超級結結構的制造工藝。
在根據本發明的半導體器件中，所述Si1-x-yGexCy(0≤x＜1，0＜y＜1，0＜1-x-y＜1)晶體中的′y′的數值可以大于或者等于0.5×10-2。
當Si1-x-yGexCy晶體中的C的元素比大于或者等于0.5％時，雜質在Si1-x-yGexCy晶體中的擴散長度被顯著降低。當利用其中C的元素比大于或者等于0.5％的Si1-x-yGexCy晶體形成超級結結構時，可以有效地防止p型半導體區和n型半導體區之間的雜質的擴散。而且，這不僅可適用于其中p型Si晶體和n型Si晶體由Si1-x-yGexCy晶體分隔的實例，而且適用于其中p型半導體區和n型半導體區中的之一由Si晶體形成而另一個由Si1-x-yGexCy晶體形成的實例。
在本發明的制造半導體器件(其中，所述半導體器件包括超級結結構，在所述超級結結構中，包括p型半導體區和n型半導體區的成對半導體區被沿著至少一個方向重復布置)的方法中，所述方法包括形成多個溝槽，所述溝槽中的每一個從由Si晶體制成的半導體襯底的頂表面朝向所述半導體襯底的底表面延伸，并且在相鄰溝槽之間保留預定距離的情況下被重復布置。所述方法還包括在所述溝槽中形成Si1-x-yGexCy晶體(0≤x＜1，0＜y＜1，0＜1-x-y＜1)。
在溝槽中形成Si1-x-yGexCy晶體的工藝中，Si1-x-yGexCy晶體可以從溝槽的壁表面生長。此外，在此工藝中，Si1-x-yGexCy晶體可以通過Ge和C到包圍溝槽的Si晶體中的氣相擴散來形成。此外，在此工藝中，Si1-x-yGexCy晶體可以通過將Ge和C注入到Si晶體中來形成。
此外，在此工藝中，在溝槽中形成了Si1-x-yGexCy晶體的膜之后，溝槽中的剩余空間可以由Si晶體來填充，或者可以由Si1-x-yGexCy晶體來填充。
此外，Si1-x-yGexCy晶體(0≤x＜1，0＜y＜1，0＜1-x-y＜1)可以是p型、n型或者非摻雜型(i型)中的任何一種。
在此制造方法中，Si1-x-yGexCy晶體(在此，0≤x＜1，0＜y＜1，0＜1-x-y＜1)被形成在溝槽中。雜質在Si1-x-yGexCy晶體中的擴散長度比雜質在Si晶體中的擴散長度小大約3個數量級。因此，如果沿超級結結構的重復布置方向，在Si晶體之間形成Si1-x-yGexCy晶體，可以在Si晶體之間防止Si晶體中所包含的雜質的相互擴散。
此外，Si1-x-yGexCy晶體可以通過晶體生長從Si晶體生長，Si晶體也可以通過晶體生長從Si1-x-yGexCy晶體生長。由此，不必從溝槽的底部去除防雜質擴散膜，而這在傳統技術中是必要的。因此，可以簡化半導體器件的制造工藝。
本發明所限定的制造方法可以包括在涂覆所述溝槽的內表面的所述Si1-x-yGexCy晶體的表面上生長Si晶體。
此方法可用于實現其中p型Si晶體和n型Si晶體由Si1-x-yGexCy晶體膜分隔的結構。
在此制造方法中，溝槽的中心部分由Si晶體形成。Si晶體的晶體生長速度比Si1-x-yGexCy晶體的快。因此，可以減少用半導體晶體填充溝槽所需的時間。此外，因為可以從溝槽的側壁生長Si晶體，所以可以使得用Si晶體填充溝槽所需的時間比其中僅僅從溝槽的底部生長晶體的傳統技術的短。
在本發明所限定的制造方法中，所述生長Si1-x-yGexCy晶體的工藝可以被控制，使得Si1-x-yGexCy晶體中的′y′的數值至少沿著所述的方向變化。
通過變化Si1-x-yGexCy晶體中的′y′的數值，可以調節雜質擴散速度。此外，如果必要，可以通過變化′x′的數值，調節晶格常數。當通過不同的′x′和′y′的值來形成多個膜時，可以通過提供其中雜質的擴散速度較低的膜來防止p型Si晶體和n型Si晶體之間的雜質的擴散。此外，通過減小Si晶體和Si1-x-yGexCy晶體之間的結處的晶格常數之間的差異，可以控制由晶格常數失配導致的錯配位錯的發生。
在本發明所限定的制造方法中，所述生長Si1-x-yGexCy晶體的工藝可以被控制，使得Si(1-x-y)的元素比隨著所述Si1-x-yGexCy晶體的生長逐漸增大。此外，所述生長Si晶體的工藝可以即使在Si的元素比達到′1.0′之后仍然被持續，至少到所述溝槽被填滿為止。
相應地，通過例如在進行晶體生長的同時增大用于氣相生長的蒸汽中的Si的濃度，可以在生長晶體的連續工藝中，在溝槽的中心部分中形成單一的Si晶體。Si晶體的晶體生長速度大于Si1-x-yGexCy晶體(0≤x＜1，0＜y＜1，0＜1-x-y＜1)。因此，可以減少用晶體填充溝槽所需的時間。
在本發明所限定的方法中，所述生長Si1-x-yGexCy晶體的工藝可以被持續到所述溝槽被所述Si1-x-yGexCy晶體填滿為止。
此方法可適用于其中p型半導體區和n型半導體區中的之一由Si晶體形成，而其中另一個由Si1-x-yGexCy晶體形成的實例。
相應地，因為在超級結結構的一側處的區域僅由Si1-x-yGexCy晶體(0≤x＜1，0＜y＜1，0＜1-x-y＜1)形成，所以可以簡化形成超級結結構的工藝。
根據本發明的半導體器件及其制造方法，可以防止形成超級結結構的p型半導體區和n型半導體區之間的雜質的相互擴散，并且可以簡化制造工藝。可以簡化其中p型半導體區和n型半導體區被重復布置的極精細超級結結構的制造工藝，其中，p型半導體區和n型半導體區具有極小的間距，該間距小到足以由于雜質的擴散距離而干擾超級結結構。


圖1示意性地示出了作為垂直MOS型FET的半導體器件的構造。
圖2是示出了半導體器件的制造工藝的視圖。
圖3是示出了半導體器件的制造工藝的視圖。
圖4是示出了半導體器件的制造工藝的視圖。
圖5是示出了半導體器件的制造工藝的視圖。
圖6是示出了半導體器件的制造工藝的視圖。
圖7是示出了半導體器件的制造工藝的視圖。
圖8示意性地示出了半導體器件的變例的構造。
圖9示意性地示出了半導體器件的變例的構造。
圖10示意性地示出了作為水平MOS型FET的半導體器件的構造。
圖11示意性地示出了被構造為二極管的半導體器件的構造。
圖12是示出了半導體器件的防雜質擴散膜的構造的視圖。
圖13是示出了半導體器件的防雜質擴散膜的構造的視圖。
圖14是示出了半導體器件的防雜質擴散膜的構造的視圖。
圖15是示出了半導體器件的構造的視圖，其中，n型半導體區22h的整體由Si1-x-yGexCy晶體(0≤x＜1，0＜y＜1，0＜1-x-y＜1)形成。
圖16是示出了半導體器件的防雜質擴散膜的構造的視圖。
圖17是示出了半導體器件的防雜質擴散膜的構造的視圖。
圖18示意性地示出了傳統半導體器件的構造。
具體實施例方式
優選特征的描述下面將描述本發明的優選特征。
(第一優選特征)Si1-x-yGexCy晶體(0≤x＜1，0＜y＜1，0＜1-x-y＜1)的厚度d被設定為厚于在制造工藝(制造工藝1～制造工藝N)中所要求的厚度的總和，其中這些厚度為d1＞2(D1×t1)1/2，d2＞2(D2×t2)1/2…，dN＞2(DN×tN)1/2。在此，Di為在第i個制造工藝處的雜質擴散系數，ti為第i個制造工藝的持續時間。
優選實施方式的描述(第一優選實施方式)參考圖1到圖7來描述本發明的半導體器件適用于其上的半導體器件1。第一實施方式的半導體器件1被構造為在漂移區中包括超級結結構的垂直MOS型FET。在半導體器件1中，由Si1-x-yGexCy晶體(0≤x＜1，0＜y＜1，0＜1-x-y＜1)形成的防雜質擴散膜被形成在超級結結構的p型半導體區的邊緣處。
圖1示意性地示出了半導體器件1的構造。圖2到圖7是示出了半導體器件1的制造工藝的視圖。
如圖1所示，源極S和柵極G被設置在半導體器件1的頂表面側(圖1中的頂側)。源極S和柵極G由層間絕緣膜絕緣。此外，漏極D被設置在半導體器件1的底表面側(圖1中的下側)。
n+型漏區21被形成在漏極D上。包括超級結結構26的漂移區22被形成在漏區21上。p型體區32形成在漂移區22(sic)上。n+型源區34和p+型體接觸區38被選擇性地形成在p型體區32中。n+型源區34和p+型體接觸區38與源極S相連。
此外，半導體器件1具有溝槽柵極30，所述溝槽柵極30沿接合n+型源極S和漂移區的方向(圖1中的z方向)延伸。溝槽柵極30鄰接n+型源區34。此外，溝槽柵極30經過p型體區32，并且到達形成有超級結結構26的n型半導體區22。溝槽柵極30經由柵極絕緣膜31面向p型體區32。
在超級結結構26中，p型半導體區24被形成在n型半導體區22中，并且這些p型半導體區24沿z方向延伸到預定深度。p型半導體區24沿圖中的x方向連續地延伸，并且沿圖中的y方向以預定的間距重復出現。由此實現了超級結結構26。防雜質擴散膜28被形成在超級結結構26的n型半導體區22和p型半導體區24之間的結處。防雜質擴散膜28使用Si0.91Ge0.08C0.01來形成。
接著，參考圖2到圖7描述制造半導體器件1的方法的關鍵步驟。
如圖2所示，在由n+型Si單晶襯底(厚度700μm)構成的漏極21上，n型Si外延生長膜被生長到100μm的厚度。
然后，如圖3所示，通過諸如RIE的干法刻蝕(各向異性刻蝕)形成溝槽23(深度50μm、開口寬度1μm、溝槽之間的間隔1μm)。由此可以形成在其中具有空間間隔的n型半導體區22。
接著，如圖4所示，通過使得p型Si0.91Ge0.08C0.01膜在表面側進行晶體生長(厚度80nm)，形成防雜質擴散膜28。防雜質擴散膜28與形成n型半導體區22的Si外延生長膜形成完全的晶格匹配。
然后，如圖5所示，在防雜質擴散膜28上生長p型Si膜(厚度800nm)，完全密封溝槽23的內部。在此，可以利用防雜質擴散膜28，沿圖5中粗體箭頭所示的方向，進行晶體生長。
接著，如圖6所示，通過化學機械拋光(CMP)，去除表面Si膜和防雜質擴散膜28，形成超級結結構26。
然后，如圖7所示，通過在超級結結構26上的晶體生長形成p型體區32，然后在體區32的表面上形成源區34和體接觸區38。然后，形成溝槽33，所述溝槽33從源區34的表面，通過體區32，進入到形成有超級結結構26的n型半導體區22。然后，在表面側施加掩模(沒有示出)，并且在溝槽33的內壁上形成柵極氧化膜31(SiO2)。此外，電極材料被填充到溝槽33中，形成溝槽柵極30。源區34、體接觸區38和溝槽柵極30在表面側的布置具有已知的構造，并且這些區根據已知的方法來制造。因此，對其的詳細描述被省略。
在圖2到圖7中，構造要素以較之實際尺寸被減小的尺寸示出(例如，源區21被示出得更薄，溝槽23被示出得更深，防雜質擴散膜28被示出得更厚)，以便使得這些視圖更容易理解。
在此，雖然本實施方式的半導體器件1的防雜質擴散膜28由Si0.91Ge0.08C0.01膜形成，但是其元素比不限于該實施方式。當此合金膜的組成表示為Si1-x-yGexCy時，硅(Si)，鍺(Ge)和碳(C)的元素比可以變化，只要滿足條件0≤x＜1，0＜y＜1，以及0＜1-x-y＜1。結果，合金膜可以是SiC膜(其中x＝0的膜)。雖然防雜質擴散膜28的厚度達到10nm即可，但是優選的是，在其中防雜質擴散膜28的厚度為10nm或者10nm以上的實例中，合金膜的組成包括鍺(Ge)。下面描述前述的優選方式的原因。
通過使得防雜質擴散膜28的組成包括碳(C)，可以有效地防止來自p型半導體區24的p型雜質和來自n型半導體區22的n型雜質的相互擴散。但是，碳(C)的晶格常數小于硅(Si)，因此，由SiGeC合金膜構成的防雜質擴散膜28的晶格常數減小。防雜質擴散膜28和與其鄰接的n型硅(Si)膜之間的晶格常數差異越大，越容易由于在防雜質擴散膜28和n型硅(Si)膜之間的晶格失配而發生錯配位錯。為了解決此問題，鍺(Ge)被包括在防雜質擴散膜28的組成中。鍺(Ge)的晶格常數大于硅(Si)，因此，由SiGeC合金膜構成的防雜質擴散膜28的晶格常數增大。如果Si、Ge和C的元素比被這樣調節，則如下的合金膜可以被用于膜28，所述合金膜的晶格常數僅僅稍不同于與防雜質擴散膜28鄰接的n型硅(Si)膜的晶格常數。可以形成其中不容易發生與n型硅(Si)膜的晶格常數失配的防雜質擴散膜28。
對于Si1-x-yGexCy中的′x′和′y′的數值，已知的是，一般來說，滿足關系x＝8.22y(Si1-9.22yGe8.22yCy)的晶體在0≤y≤0.108的范圍內形成與Si晶體膜的完全晶格匹配。同時，如果碳(C)的元素比大于或者等于0.005，則可以獲得對于雜質的足夠的防擴散作用。因此，如果防雜質擴散膜28由具有滿足上述條件的組成的合金膜形成，則即使防雜質擴散膜28的厚度為10nm或者10nm以上，也不容易發生錯配位錯。因此，在本實施方式中，描述了其中y＝0.01以及x＝0.08的實施例。
因為p型半導體區和n型半導體區之間的雜質的相互擴散往往由于在制造工藝過程中加熱半導體膜而加速，所以防雜質擴散膜28的厚度被設定為適應于制造工藝的溫度隨時間變化的歷程。例如，在其中制造工藝(此后，其被定義為第一制造工藝)的溫度隨時間變化的歷程具有1000℃的溫度和t(s)的持續時間，并且雜質擴散系數為D(cm2/s)的情況下，此溫度隨時間變化的歷程所需的防雜質擴散膜28的厚度d1(nm)可以是滿足條件′d1＞2(D×t)1/2′的任意厚度。在此，如果D＝1.2×10-17(cm2/s)，并且t＝3600(s)，則′d1＞2(nm)′。通過針對通常用作雜質的硼(B)或磷(P)調節碳(C)的元素比，可以相對容易地實現D＝1.2×10-17(cm2/s)。
由此計算在第一～第N制造工藝(加熱工藝)中的每一個中所需的防雜質擴散膜28的厚度d1(nm)～dN(nm)，找出其總和，并且將防雜質擴散膜28的厚度d設定為厚于此總和(即，2(D1×t1)1/2+2(D2×t2)1/2…(DN×tN)1/2＝d1+d2+…dN＜d)在此，Di是在第i個制造工藝處的雜質擴散系數，ti是第i制造工藝的持續時間。
在本實施方式的半導體器件1中，包含厚度為80nm的Si0.91Ge0.08C0.01晶體的防雜質擴散膜28被形成在溝槽23的內壁上，所述溝槽23中形成有p型半導體區24。當Si0.91Ge0.08C0.01晶體中的碳(C)的元素比大于或者等于0.005時，雜質的擴散長度比雜質在Si晶體中的擴散長度小大約3個數量級。因此，如果在p型半導體區24和n型半導體區n型半導體區22之間的超級結結構26的重復方向上形成此類晶體，可以防止p型半導體區24和n型半導體區22之間的包含于Si晶體中的p型雜質和n型雜質的相互擴散。
此外，Si0.91Ge0.08C0.01晶體可以是p型、n型或者非摻雜型(i型)中的任何一種類型。半導體器件1的載流子流過n型半導體區22，即使當Si0.91Ge0.08C0.01是i型時，電阻也不會增大。
此外，當將要形成鄰接Si0.91Ge0.08C0.01晶體的p型半導體區24時，可以從Si0.91Ge0.08C0.01晶體生長p型半導體區24的Si晶體。此外，因為Si晶體和Si0.91Ge0.08C0.01晶體滿足其中Si1-x-yGexCy中的′x′和′y′的數值基本為x＝8.22y并且0≤y≤0.108的關系，所以不容易發生錯配位錯。因此，不必像現有技術一樣去除形成在溝槽的底部處的膜。因此，可以簡化半導體器件的制造工藝。
而且，p型半導體區24的中心部分由Si晶體形成。Si晶體的晶體生長速率大于Si0.91Ge0.08C0.01晶體。結果，可以縮短用半導體晶體填充溝槽23所需的時間。此外，因為也可以從溝槽23的側壁生長Si晶體，所以用Si晶體填充溝槽23所需的時間少于其中晶體生長僅僅從溝槽的底部進行的傳統技術。
(第二實施方式)下面，參考圖8中所示的示意性構造，描述第二實施方式的半導體器件2。如圖8所示，在半導體器件2中，超級結結構26a的p型半導體區24a的整體由Si1-x-yGexCy晶體(0≤x＜1，0＜y＜1，0＜1-x-y＜1)形成。它其余的構造與圖1中所示的半導體器件1的相同，并且相同的標號被用于相同的構造要素。
在以與如圖3所示的半導體器件1的相同的方式在半導體器件2中形成溝槽23之后，通過p型Si0.91Ge0.08C0.01膜的晶體生長形成p型半導體區24a，以完全覆蓋溝槽23。由此形成包括多個n型半導體區22和p型半導體區24a的超級結結構26a。其余的制造工藝與第一實施方式的半導體器件1的相同，因此對其的描述被省略。
在本實施方式的半導體器件2中，僅僅由Si0.91Ge0.08C0.01晶體形成p型半導體區24a。結果，可以簡化形成p型半導體區24a的工藝。
(第三實施方式)下面，參考圖9所示的示意性構造描述第三實施方式的半導體器件3。如圖9所示，超級結結構的p型半導體區24b按以下方式被形成，即，在與形成n型半導體區22的n型半導體區的結處，p型SiGeC膜中的碳(C)的元素比較大，并且使得硅(Si)的元素比隨著靠近p型半導體區24b的中心部分而增大。它其余的構造與圖1所示的半導體器件1的相同，相同的標號被用于相同的構造要素。
在以與如圖3所示的半導體器件1的相同的方式在半導體器件3中形成溝槽23之后，通過在溝槽23上的晶體生長形成p型SiGeC膜。在通過CVD(化學氣相沉積)生長SiGeC膜的情況下，含原料Si、Ge和C的氣體中元素比被設定為隨著晶體生長的進行，碳(C)的元素比減小并且硅(Si)的元素比增大。晶體生長進行到p型半導體區24b被覆蓋為止，由此形成包括多個n型半導體區22和p型半導體區24b的超級結結構26b。其余的制造工藝與第一實施方式的半導體器件1的相同，因此對其的描述被省略。
優選的是，p型半導體區24b的中心部分由硅(Si)單晶構成。
在晶體生長的持續過程中，用于氣相沉積的蒸汽中的Si的濃度可以隨著晶體生長的進行而增大。Si晶體的晶體生長速率快于Si1-x-yGexCy晶體(0≤x＜1，0＜y＜1，0＜1-x-y＜1)。結果，可以減少用晶體填充溝槽23所需的時間。
(第四實施方式)下面，參考圖10所示的示意性構造描述第四實施方式的半導體器件4。如圖10所示，第四實施方式的半導體器件4被構造為在漂移區中設置有超級結結構26c的水平MOS型FET，并且厚度為80nm、包含Si0.91Ge0.08C0.01晶體的防雜質擴散膜28c被形成在超級結結構26c的p型半導體區24c的邊緣處。
與圖1所示的垂直MOS型FET半導體器件1不同，在半導體器件4中，漏極D和源極S形成在同一平面側(圖10中的頂表面側)。結果，載流子沿相對于半導體器件4的厚度方向的水平方向漂移。
超級結結構26c通過重復n型半導體區22c和p型半導體區24c來形成，n型半導體區22c和p型半導體區24c中的每一個沿源極S和漏極D的接合方向延伸。防雜質擴散膜28c被形成在超級結結構26c的n型半導體區22c和p型半導體區24c之間的結處，并且在p型半導體區24c的整個邊緣區范圍上延伸。防雜質擴散膜28c(sic)使用Si0.91Ge0.08C0.01來形成。
在包含于防雜質擴散膜28c中的Si0.91Ge0.08C0.01晶體中，碳(C)的元素比大于或者等于0.005，雜質的擴散長度比雜質在Si晶體中的擴散長度小大約3個數量級。因此，如果在形成超級結結構26c的p型半導體區24c和n型半導體區22c之間形成此類晶體，可以防止p型半導體區24c和n型半導體區22c之間的包含于Si晶體中的p型雜質和n型雜質的相互擴散。
此外，當將要形成鄰接Si0.91Ge0.08C0.01晶體的p型半導體區24c時，可以從Si0.91Ge0.08C0.01晶體生長p型半導體區24(sic)的Si晶體。此外，因為Si晶體和Si0.91Ge0.08C0.01晶體滿足其中Si1-x-yGexCy中的′x′和′y′的數值基本為x＝8.22y并且0≤y≤0.108的關系，所以不容易發生錯配位錯。因此，可以簡化半導體器件4的制造工藝。
(第五實施方式)下面，參考圖11所示的示意性構造描述第五實施方式的半導體器件5。
如圖11所示，半導體器件5被構造為在陰極C和陽極A之間的半導體區設置有超級結結構26d的二極管，并且Si0.91Ge0.08C0.01晶體防雜質擴散膜28d被形成在超級結結構的p型半導體區24d的邊緣處。
超級結結構26d被形成在與陰極C接觸的n+型半導體區21d上。并且p+型半導體區32d被形成在超級結結構26d上，此半導體區32d與陽極A接觸。
在超級結結構26d中的n型半導體區22d和p型半導體區24d的交替膜的組合在垂直于陰極C和陽極A的接合方向的平面內重復。
在包含于防雜質擴散膜28d中的Si0.91Ge0.08C0.01晶體中，碳(C)的元素比大于或者等于0.005，雜質的擴散長度比雜質在Si晶體中的擴散長度小大約3個數量級。因此，如果沿超級結結構26d的重復方向在p型半導體區24d和n型半導體區22d之間形成此類晶體，可以防止p型半導體區24d和n型半導體區22d之間的包含于Si晶體中的p型雜質和n型雜質的相互擴散。
此外，當要形成鄰接Si0.91Ge0.08C0.01晶體的p型半導體區24d時，可以從Si0.91Ge0.08C0.01晶體生長p型半導體區24d的Si晶體。此外，因為Si晶體和Si0.91Ge0.08C0.01晶體滿足其中Si1-x-yGexCy中的′x′和′y′的數值基本為x＝8.22y并且0≤y≤0.108的關系，所以不容易發生錯配位錯。因此，可以簡化半導體器件5的制造工藝。
在實施方式1的半導體器件1中，形成防雜質擴散膜28的由SiGeC構成的合金膜被形成在p型半導體區24與n型半導體區22的結的整個區域上。但是，防雜質擴散膜28e可以形成在p型半導體區24e與n型半導體區22e的結的一部分上，如圖12的半導體器件6所示。
此外，防雜質擴散膜28被形成在半導體器件1中的p型半導體區24側。但是，防雜質擴散膜28可以同樣良好地形成在n型半導體區側，如圖13-圖15所示。在圖13所示的半導體器件7中，防雜質擴散膜28f被形成在n型半導體區22f與p型半導體區24f的結處的n型半導體區22f的內壁的整個區域上。此防雜質擴散膜28f由Si0.91Ge0.08C0.01形成。防雜質擴散膜28f可以是n型、p型或者i型。這里，載流子可以流過n型半導體區22，所以即使Si0.91Ge0.08C0.01i為i型也不會增大導通阻抗。此外，防雜質擴散膜28可以形成在n型半導體區22g與p型半導體區24g的結的一部分上，如在圖14所示的半導體器件8中。此外，n型半導體區22h的整體可以由Si0.91Ge0.08C0.01形成，如在圖15所示的半導體器件9中。
此外，在圖16所示的半導體器件10中，形成防雜質擴散膜28j的Si1-x-yGexCy晶體(0≤x＜1，0＜y＜1，0＜1-x-y＜1)中的Si的元素比朝向形成p型半導體區24j的Si晶體不斷增大。就是說，′x′和′y′的數值從n型半導體區22j側朝向p型半導體區24j側減小。而且，在n型半導體區28j(sic)與防雜質擴散膜28j的結處，Si1-x-yGexCy中的′x′和′y′的數值被設為滿足其中基本上x＝8.22y并且0≤y≤0.108的關系的值。防雜質擴散膜28j與n型半導體區22j的結由此形成完全的晶格匹配。
利用此構造，膜越靠近鄰接p型半導體區24j的表面，Si的元素比可以增大，并且在與p型半導體區24j的結處的晶格失配可以被控制。同時，膜越靠近鄰接n型半導體區22j的表面，C的元素比可以增大，并且由于該膜含有C，所以可以有效地防止n型半導體區22j和p型半導體區24j之間的雜質的相互擴散。此外，′x′和′y′的數值可以被調節，以防止鄰接n型半導體區22j的結處的晶格失配。
此外，在圖17所示的半導體器件11中，形成防雜質擴散膜28k的Si1-x-yGexCy晶體(0≤x＜1，0＜y＜1，0＜1-x-y＜1)中的Si元素比朝向形成n型半導體區22k的Si晶體逐步增大，并且朝向形成p型半導體區24k的Si晶體逐步增大。就是說，防雜質擴散膜28k由多個其中′x′和′y′的數值不同的膜形成。
利用這樣的構造，在靠近防雜質擴散膜28k的中心部分時，碳(C)的元素比可以增大。此外，在靠近鄰接Si晶體的邊緣部分時，可以增大硅(Si)的元素比。結果，在防雜質擴散膜28k和Si晶體接合的表面處，不容易發生晶格失配，并且含C區可以有效地防止n型半導體區和p型半導體區之間的雜質的相互擴散。
此外，在第一到第四實施方式中，描述了本發明應用于MOS型FET的情形。但是，本發明可以同樣地適用于IGBT。
上面詳細描述了本發明的具體實施例，但是這些實施例僅僅是示例性的，并且不對本專利的權利要求的范圍施加任何限制。在本專利的權利要求中所描述的技術方案還覆蓋對于上述的具體實施例的各自變化和修改。
此外，在本說明書和附圖中解釋的技術要素獨立地或者通過各種組合提供技術價值和實用性。本發明不限于在遞交權利要求時所描述的組合。此外，由本說明書和附圖所示出的實施例的目的是為了同時滿足多個目標。并且對于這些目標的任何之一的滿足為本發明提供了技術價值和實用性。
相關申請的交叉引用本申請要求2006年4月19日遞交的日本專利申請的優選權，該日本申請的內容通過引用被包含于本申請中。
權利要求
1.一種半導體器件，包括超級結結構，其中沿至少一個方向重復布置成對的半導體區，所述成對的半導體區包括p型半導體區和n型半導體區，其中，至少沿所述的方向重復布置Si1-x-yGexCy(0≤x＜1，0＜y＜1，0＜1-x-y＜1)晶體區，形成所述p型半導體區或者所述n型半導體區的一方的Si晶體區布置在一對所述Si1-x-yGexCy晶體區之間。
2.根據權利要求1所述的半導體器件，其中，所述Si1-x-yGexCy晶體區布置在形成所述p型半導體區的所述p型Si晶體區和形成所述n型半導體區的所述n型Si晶體區之間。
3.根據權利要求2所述的半導體器件，其中，所述Si1-x-yGexCy晶體區的′y′的數值沿著所述的方向變化。
4.根據權利要求3所述的半導體器件，其中，所述Si1-x-yGexCy晶體區的′x′的數值和′y′的數值從所述Si1-x-yGexCy晶體區的一側朝向其另一側減小，所述Si1-x-yGexCy晶體區的所述一側面向處于一方的Si晶體區，所述Si1-x-yGexCy晶體區的所述另一側面向處于另一方的Si晶體區。
5.根據權利要求1所述的半導體器件，其中，所述p型半導體區和所述n型半導體區的其中之一由Si晶體制成，其中的另一個由Si1-x-yGexCy晶體制成。
6.根據權利要求1-5中任何一項所述的半導體器件，其中，′y′的數值大于或者等于0.5×10-2。
7.一種制造半導體器件的方法，其中，所述半導體器件包括超級結結構，在所述超級結結構中，包括p型半導體區和n型半導體區的成對半導體區被沿著至少一個方向重復布置，所述方法包括形成多個溝槽的步驟，所述溝槽中的每一個從由Si晶體制成的半導體襯底的頂表面朝向所述半導體襯底的底表面延伸，并且在相鄰溝槽之間保留預定距離的情況下被重復布置；以及在所述溝槽中形成Si1-x-yGexCy晶體(0≤x＜1，0＜y＜1，0＜1-x-y＜1)的步驟。
8.根據權利要求7所述的制造半導體器件的方法，還包括在覆蓋所述溝槽的內表面的所述Si1-x-yGexCy晶體的表面上生長Si晶體的步驟。
9.根據權利要求8所述的制造半導體器件的方法，其中，所述生長Si1-x-yGexCy晶體的步驟被控制，使得Si1-x-yGexCy晶體中的′y′的數值至少沿著所述的方向變化。
10.根據權利要求9所述的制造半導體器件的方法，其中，所述生長Si1-x-yGexCy晶體的步驟被控制，使得Si的元素比(1-x-y)隨著所述Si1-x-yGexCy晶體的生長逐漸增大，以及所述生長Si晶體的步驟即使在Si的元素比(1-x-y)達到′1.0′之后仍然被持續，至少到所述溝槽被填滿為止。
11.根據權利要求7所述的制造半導體器件的方法，其中，所述生長Si1-x-yGexCy晶體的步驟被持續到所述溝槽被所述Si1-x- yGexCy晶體填滿為止。
全文摘要
在傳統的半導體器件中，絕緣膜被形成在超級結結構的p型半導體區和n型半導體區之間，由此防止兩個區之間的雜質的相互擴散。用于制造具有這樣的構造的半導體器件的制造工藝很復雜。本發明的半導體器件包括超級結結構，在該超級結結構中，沿至少一個方向重復布置成對的半導體區，所述成對的半導體區包括p型半導體區和n型半導體區，其中，至少沿所述的方向重復布置Si
文檔編號H01L21/04GK101060132SQ20071009695
公開日2007年10月24日 申請日期2007年4月19日 優先權日2006年4月19日
發明者久永幸博 申請人:豐田自動車株式會社