專利名稱：具有完全硅化閘電極的拉伸型通道cmos裝置及其形成方法
技術領域：
本發明大體上是有關于集成電路制程中形成MOSFET裝置的方法，且更特別是有關于一種拉伸型通道NMOS和PMOS裝置對，以及形成含有完全硅化閘電極的該裝置對的方法，使改良驅動電流。
背景技術：
如眾所熟知，增加的裝置密度以及較高速率效能及較低能耗是為集成電路制程中的主要驅動力。供高速數字應用的CMOS設計考量通常是通過每一個別閘的上拉時間及下拉時間來決定。個別閘與供信號傳播于PMOS和NMOS閘電極中的延遲期間有關。延遲期間亦與驅動電流(Idrive)成反比。因此，當可明白，使驅動電流最大化將提高CMOS裝置的效能速率或優值(FOM)。
已知機械應力對于電荷載子遷移率扮演一角色，是影響若干重要參數，包含閾值電壓(VT)偏移、驅動電流飽和(IDsat)及ON/Off電流。誘發的機械應力拉伸MOSFET裝置通道區的效應以及對于電荷載子遷移率的效應，是受到與聲響及光學聲子散射有關的復雜物理程序影響。理想上，電荷載子遷移率增加亦提高了驅動的電流。
此外，驅動電流受到閘極片電阻影響。因此，閘電極的片電阻愈高，則信號傳播中的延遲期間愈大。在先前技藝中降低閘電極片電阻方法包形成硅化物在多晶硅閘電極的上方部分，以及形成導電金屬的閘電極。
此外，由于硅化物厚度(保持與裝置尺度大約固定)與CMOS裝置(例如含有源極和汲極區的接合深度)的尺度縮小之間的復雜關系，漏電流(二極管漏電)的問題在較小裝置臨界尺度下逐漸變為問題。因此，先前技藝形成硅化的閘電極及汲極區的方法逐漸造成短通道效應(包含漏電流)。
先前技藝的習用的硅化閘電極具有遭受到多晶硅空乏效應(poly-depletion effects)的增加的傾向。舉例來說，當施加一閘偏壓在CMOS裝置時，在閘介電層上形成的電場穿入閘電極中，造成電極/閘界面處的電荷載子空乏，因而減少驅動電流且降低CMOS速率效能。
由此可見，上述現有的CMOS裝置及其制造方法在結構與使用上，顯然仍存在有不便與缺陷，而亟待加以進一步改進。為了解決CMOS裝置及其制造方法存在的問題，相關廠商莫不費盡心思來謀求解決之道，但長久以來一直未見適用的設計被發展完成，而一般產品又沒有適切的結構能夠解決上述問題，此顯然是相關業者急欲解決的問題。因此如何能創設一種新的具有完全硅化閘電極的拉伸型通道CMOS裝置及其形成方法，便成了當前業界極需改進的目標。
有鑒于上述現有的CMOS裝置及其制造方法存在的缺陷，本發明人基于從事此類產品設計制造多年豐富的實務經驗及專業知識，并配合學理的運用，積極加以研究創新，以期創設一種新的具有完全硅化閘電極的拉伸型通道CMOS裝置，能夠改進一般現有的CMOS裝置及其制造方法，使其更具有實用性。經過不斷的研究、設計，并經反復試作樣品及改進后，終于創設出確具實用價值的本發明。

發明內容
本發明的目的在于，克服現有的CMOS裝置存在的缺陷，而提供一種新的具有完全硅化閘電極的拉伸型通道CMOS裝置，所要解決的技術問題是使其獲得改良的CMOS裝置效率(包含增加的驅動電流)，從而更加適于實用。
本發明的目的及解決其技術問題是采用以下技術方案來實現的。依據本發明提出的一種形成具有完全硅化閘電極的NMOS和PMOS裝置對的方法，其包含下列步驟提供一半導體基板，該半導體基板包含具有個別閘結構的NMOS和PMOS裝置區，該個別閘結構包含多晶硅閘電極；在具有該NMOS和PMOS裝置區中至少一者的一通道區的任一側上形成凹槽區；以一半導體硅合金回填部分該凹槽區，使施加一應變予該通道區；在該閘結構的任一側上形成間隔片；將該多晶硅閘電極弄薄為硅化厚度，使容許透過硅化厚度的完全金屬硅化作用；離子布植該多晶硅閘電極，以調整功函數；以及透過該硅化厚度形成金屬硅化物，使形成金屬硅化物閘電極。
本發明的目的及解決其技術問題還采用以下技術措施來進一步實現。
前述的形成具有完全硅化閘電極的NMOS和PMOS裝置對的方法，其中所述的金屬硅化物閘電極的厚度小于最大補償間隔片寬度。
前述的形成具有完全硅化閘電極的NMOS和PMOS裝置對的方法，其中在形成凹槽區步驟之前，在該閘結構的相鄰任一側形成補償襯墊。
前述的形成具有完全硅化閘電極的NMOS和PMOS裝置對的方法，其中所述的凹槽區是僅相鄰該PMOS通道區而形成。
前述的形成具有完全硅化閘電極的NMOS和PMOS裝置對的方法，其中所述的半導體硅合金包含相當于硅的延展晶格參數，以形成壓縮應變。
前述的形成具有完全硅化閘電極的NMOS和PMOS裝置對的方法，其中所述的半導體硅合金包含硅及鍺。
前述的形成具有完全硅化閘電極的NMOS和PMOS裝置對的方法，其中在弄薄步驟之前，將源極及汲極金屬硅化物形成于含有個別裝置區的個別源極及汲極區上方。
前述的形成具有完全硅化閘電極的NMOS和PMOS裝置對的方法，其中所述的弄薄步驟包含以下步驟在該閘結構上方形成一第一ILD層；進行一CMP程序以露出含有該多晶硅閘電極的上方部分的多晶硅；以及回蝕該多晶硅閘電極至該硅化厚度。
前述的形成具有完全硅化閘電極的NMOS和PMOS裝置對的方法，其中在該弄薄步驟之前，更包括將一氮化物接觸蝕刻終止層形成于個別的裝置區上，且該氮化物接觸蝕刻終止層是以壓縮和拉伸應力中之一所形成。
前述的形成具有完全硅化閘電極的NMOS和PMOS裝置對的方法，其中所述的凹槽區的深度為10埃至800埃。
前述的形成具有完全硅化閘電極的NMOS和PMOS裝置對的方法，其中所述的硅化厚度為100埃至1000埃。
前述的形成具有完全硅化閘電極的NMOS和PMOS裝置對的方法，其中所述的NMOS多晶硅閘電極的功函數是調整為介于4.0與4.5eV之間。
前述的形成具有完全硅化閘電極的NMOS和PMOS裝置對的方法，其中所述的PMOS多晶硅閘電極的功函數是調整為介于4.5與5.0eV之間。
本發明的目的及解決其技術問題還采用以下技術方案來實現。依據本發明提出的一種形成具有完全硅化閘電極的NMOS和PMOS裝置對的方法，其包含下列步驟提供一半導體基板，該半導體基板包含具有個別閘結構的NMOS和PMOS裝置區，該個別閘結構包含未摻雜的多晶硅閘電極；在具有該NMOS和PMOS閘結構中至少一者的一通道區的任一側上形成凹槽區；以一半導體硅合金回填部分該凹槽區，使施加一應變予該通道區；在該半導體硅合金上方形成一硅層；在該閘結構的任一側上形成間隔片；在個別的NMOS和PMOS源極及汲極區上方形成第一金屬硅化區；將該多晶硅閘電極弄薄為硅化厚度，使容許透過硅化厚度的完全金屬硅化作用；離子布植該多晶硅閘電極，以調整功函數；以及延伸透過該硅化厚度形成第二金屬硅化物區，使形成金屬硅化物閘電極。
本發明的目的及解決其技術問題還采用以下技術方案來實現。依據本發明提出的一種具有完全硅化閘電極的拉伸型通道NMOS和PMOS裝置對，其包含一半導體基板，是包含具有間隔片在金屬硅化物閘電極側上的NMOS和PMOS裝置區；以及經回填的凹槽區，是在該NMOS和PMOS區中至少一者的一通道區的任一側上具有拉伸型半導體硅合金，使形成拉伸型通道區。
借由上述技術方案，本發明具有完全硅化閘電極的拉伸型通道CMOS裝置至少具有下列優點本發明揭示的PMOS和NMOS裝置對以及其形成方法，借著以拉伸型半導體材料回填形成于源極/汲極區中的凹槽區域，可以施加選擇的應力類型于FET裝置的通道區，進而改善電荷遷移率，以及藉此改良裝置效能(包含驅動電流(Idsat)及裝置速率)。此外，藉形成具減少厚度的完全硅化閘電極，則閘電極的電阻降低，且更容易調整功函數，并且可以避免空乏效應，進而進一步改良裝置效能(包含驅動電流(Idsat)及裝置速率)。
綜上所述，本發明特殊的具有完全硅化閘電極的拉伸型通道CMOS裝置及其形成方法，具有上述諸多的優點及實用價值，并在同類產品中未見有類似的結構設計公開發表或使用而確屬創新，其不論在產品結構或功能上皆有較大的改進，在技術上有較大的進步，并產生了好用及實用的效果，且較現有的CMOS裝置及其制造方法具有增進的多項功效，從而更加適于實用，而具有產業的廣泛利用價值，誠為一新穎、進步、實用的新設計。
上述說明僅是本發明技術方案的概述，為了能夠更清楚了解本發明的技術手段，而可依照說明書的內容予以實施，并且為了讓本發明的上述和其他目的、特征和優點能夠更明顯易懂，以下特舉較佳實施例，并配合附圖，詳細說明如下。


圖1A-1H是依照本發明一實施例在制造階段的含有NMOS和PMOS裝置的CMOS裝置的例示部分的截面示意圖。
圖2是包含本發明若干實施例的制程流程圖。
12半導體基板 12A摻雜井區12B摻雜井區 14淺溝渠絕緣結構16A閘介電部分 16B閘介電部分18ANMOS裝置閘電極 18BPMOS裝置閘電極20A硬遮罩層部分 20B硬遮罩層部分22A氮化物補償襯墊 22B氮化物補償襯墊24保護氧化物層25A凹槽區域25B凹槽區域 26ANMOS通道區26BPMOS通道區 28A拉伸型硅合金復合物28B磊晶成長的硅層 30A氧化物襯墊30B氧化物襯墊 32A側壁間隔片32B側壁間隔片 34A金屬硅化物34B金屬硅化物 36蝕刻終止層38A介電絕緣層 38BILD層具體實施方式
為更進一步闡述本發明為達成預定發明目的所采取的技術手段及功效，以下結合附圖及較佳實施例，對依據本發明提出的具有完全硅化閘電極的拉伸型通道CMOS裝置其具體實施方式
、結構、特征及其功效，詳細說明如后。
雖然本發明的方法是參照例示的NMOS和PMOS MOSFET裝置來闡釋，但將可理解本發明的態樣可應用于形成任一種MOSFET裝置，是包含雙閘或雙重閘CMOS反相器，其中形成完全硅化的閘電極，以降低閘電極電阻且避免多晶硅空乏效應。將可理解藉形成拉伸型通道區以改良電荷載子遷移率得以實現其他優勢，其中兩方法有利地改良裝置效能，是包含驅動電流(Idsat)及裝置速率。
請參閱圖1A-1H所示，在一種用于形成本發明完全硅化的閘電極CMOS結構的例示制程流程中，其是顯示于例示的制造階段的一部分半導體晶圓的截面示意圖。
舉例來說，請參閱圖1A所示，其顯示一半導體基板12(可包含硅、拉伸型半導體、化合物半導體、多層半導體或其組合)。舉例來說，基板12可包含(但不限于)絕緣體硅(SOI)、堆疊SOI(SSOI)、堆疊絕緣SiGe(S-SiGeOI)、SiGeOI及GeOI或其組合。舉例來說，基板可包含構成個別NMOS和PMOS裝置區的摻雜井區12A及12B，其是經由習知方法(例如遮蔽法，接著為離子布植及活化退火)形成。電絕緣區視情況分開NMOS和PMOS裝置區，例如用以形成單一閘裝置，并且較佳為藉溝渠蝕刻及回填介電氧化物(例如TEOS氧化硅)，接著進行平坦化作用而形成的淺溝渠絕緣(STI)結構14。將可理解亦可形成雙或雙重閘結構。
請再參閱圖1A所示，閘結構是藉由習知方法形成，包括閘介電部分16A和16B以及覆蓋閘電極部分，例如NMOS裝置閘電極18A及PMOS裝置閘電極18B。在本發明的一重要態樣中，多晶硅閘電極是通過首先形成閘介電層，接著沉積未摻雜多晶硅層而形成。接著藉習用的CVD法(例如LPCVD或PECVD)，將氮化硅及/或氧基氮化硅的硬遮罩層沉積在未摻雜多晶硅層上方，之后進行微影圖案化及電漿輔助蝕刻(例如RIE)，使形成具有剩余覆蓋的硬遮罩層部分20A和20B的個別的NMOS和PMOS閘結構。
閘介電部分16A和16B可由氧化硅、氧基氮化硅、氮化硅、摻氮的氧化硅、高K電介質或其組合所形成。高K電介質可包含金屬氧化物、金屬硅酸鹽、金屬氮化物、過渡金屬氧化物、過渡金屬硅酸鹽、金屬鋁酸鹽及過渡金屬氮化物或其組合。可通過技藝中已知的任一種方法，例如熱氧化作用、氮化作用、濺鍍沉積或化學蒸氣沉積，來形成閘介電部分16A和16B。閘介電部分16A和16B的實體厚度可在5至100埃的范圍內。當使用高介電常數(高K)值電介質時，介電常數較佳是大于約3.9。高K電介質可選自由氧化鋁(Al2O3)、氧化鉿(HfO2)、氧基氮化鉿(HfON)、硅酸鉿(HfSiO4)、氧化鋯(ZrO2)、氧基氮化鋯(ZrON)、硅酸鋯(ZrSiO2)、氧化釔(Y2O3)、氧化鑭(La2O3)、氧化鈰(CeO2)、氧化鉭(Ta2O5)或其組合所組成的群。
請再參閱圖1A所示，藉沉積一或更多層氮化硅(例如Si3N4)及/或氧基氮化硅(例如SiON)，接著進行濕式或干式蝕刻掉該一或多層的一部分，以在閘結構的任一側上形成自行對準的補償間隔片，可沿著個別NMOS和PMOS閘結構側壁的任一閘側形成氮化物補償襯墊22A和22B。此中所用的“氮化物”一詞意欲涵蓋氮化物和氧基氮化物。
請再參閱圖1B所示，在本發明的一重要態樣中，保護氧化物層24是形成于具有閘結構的NMOS裝置區12A上方。舉例來說，首先藉一種使用爐子或快速溫度法(RTP)(亦稱為快速處理氧化反應)的習知的CVD法將一氧化硅層形成于處理表面上。接著藉習知的微影法圖案化保護氧化物層，并且接著進行濕式及/或干式氧化硅蝕刻法，以保留NMOS裝置區12A上方的保護氧化物層部分24，并且使相鄰PMOS裝置區12B上方的PMOS閘結構的部分基板12露出。
請參閱圖1C所示，接著使PMOS裝置區12B中的基板受到習用的干式或濕式蝕刻法(較佳為干式蝕刻法)，使在相鄰的PMOS閘結構上及PMOS通道區26B的任一側上的基板12的露出部分中蝕刻凹槽區域25A及25B。凹槽區域25A及25B接著在完成的CMOS(PMOS)裝置中形成部分源極和汲極(S/D)區。凹槽區域的深度將取決于接著欲施力于通道區26B(位于以下說明的凹槽區域之間)所需的應力水準，例如為約10埃至約800埃，更佳為約200埃至約400埃。
請參閱1D圖所示，是沉積含有硅和具較大原子半徑的元素的拉伸型硅合金復合物28A，使形成第一拉伸型半導體復合物以回填第一凹槽區域25A和25B的第一部分。在一較佳實施例中，第一拉伸型硅合金復合物28A是由SiGe所形成，并且通過習知的SiGe成長法(例如磊晶成長)而成長于凹槽區域25A和25B中。將可理解，經回填的拉伸型硅合金復合物28A的上層可形成于與硅基板12約相同高度，或稍高或稍低于硅基板12高度，例如為約1至20埃，但較佳是稍低于基板高度。第一拉伸型硅合金復合物有利地施加壓縮應力在位于回填的凹槽區域25A和25B間的通道區26B上。請再參閱圖1D所示，接著將磊晶成長的硅層28B沉積于拉伸型硅合金復合物28A上，以便完成凹槽區域25A和25B的填充。接著較佳藉濕式剝除法(例如稀HF)去除保護氧化物層24。
請參閱圖1E所示，進行習知的離子布植法，以形成于相鄰閘電極處具有環型布植區(未顯示)的LDD摻雜區。接著緊鄰氮化物補償間隔片形成側壁間隔片32A和32B。例如在所示的例示實施例中，首先藉習知的沉積及蝕刻法將氧化物襯墊30A、30B形成于氮化物補償間隔片22A、22B上方，接著形成最外側的氮化硅或氧基氮化硅間隔片32A和32B。將理解可使用其他類型間隔片，含最外側的氧化物間隔片或具有實質上垂直側壁的間隔片。將可理解，最外側間隔片(當由氮化物及/或氧基氮化物所形成時)可視情況以壓縮或拉伸應力(就NMOS而言，較佳為拉伸應力，并且就PMOS裝置而言為壓縮應力)形成，使將應變引入通道區中，進而改良電荷遷移率。側壁間隔片32A和32B較佳是藉習知的回蝕法而形成于比硬遮罩層20A、20B水平更低高度處，使在以下說明的接續CMP制程之后保持完整無缺。接著進行習知的S/D離子布植，使相鄰側壁間隔片形成S/D區(未顯示)。
請再參閱圖1E所示，在習知的自行對準硅化法(salicide)中形成金屬硅化物區，使在源極和汲極區上方形成金屬硅化物34A、34B。舉例來說，藉沉積金屬(例如Ti、Co、W、Ni或Pt，最佳為Co或Ni)于處理表面上，接著進行RTP退火程序，以形成硅化物(例如TiSi2、CoSi2、WSi2、NiSi或PtSi)的低電阻相，則可形成金屬硅化物。
請再參閱圖1E所示，接著將一揭示蝕刻終止層36(較佳為氮化硅及/或氧基氮化硅)覆蓋沉積于處理表面上，使覆蓋NMOS和PMOS裝置區二者。將理解可視情況以壓縮或拉伸應力形成蝕刻終止層36，例如以拉伸應力改良NMOS裝置的電荷載子遷移率，且以壓縮應力改良PMOS裝置的電荷載子遷移率(是藉引入應變于通道區26A和26B中，進而改良電荷遷移率)。
請再參閱圖1F所示，在本發明的一重要態樣中，藉習知的CVD或旋轉涂布法，將ILD(介電絕緣層)38A形成于處理表面上，接著進行化學機械拋光(CMP)程序，其中去除硬遮罩層部分20A和20B，并且露出閘電極18A、18B的未摻雜的多晶硅上方部分。ILD層38A可由摻P的硅酸鹽玻璃(PSG)、PECVD氧化硅、PETEOS、BPTEOS、BTEOS或PTEOS，更佳為PSG。
請參閱圖1G所示，在本發明的一重要態樣中，進行習知的干式多晶硅回蝕程序，以蝕刻閘電極18A和18B的厚度部分，接著使用SC1及/或SC2清潔溶液進行習知的濕式清潔程序。將理解多晶硅閘電極于回蝕后所剩下的厚度部分可介于約100埃與約1000埃之間，更佳為介于約200埃與約500埃之間，較佳是夠薄足以提供剩余的厚度部分完全金屬硅化作用。
在閘電極硅化作用之前，根據本發明的一重要態樣，是進行離子布植程序，使以個別的習用N和P摻雜物摻雜個別的NMOS和PMOS閘電極18A和18B至充足的濃度，使調整多晶硅功函數，進而避免多晶硅/閘介電空乏層在裝置操作期間形成。NMOS閘電極的功函數較佳是調整至介于約4.0與4.5eV之間，而PMOS閘電極則調整至介于約4.5與5.0eV之間。在離子布植之后，進行閘電極硅化程序，使延伸通過閘電極18A和18B的剩余的厚度部分而形成金屬硅化物。較佳進行針對源極/汲極硅化程序所概述的相同的較佳金屬及程序，更佳是形成CoSi2或NiSi閘電極。
請參閱圖1H所示，例如使用與ILD層38A所用的相同的較佳氧化物將至少一額外的ILD層38B沉積于第一ILD層38A上，接著進行平坦化作用及習知的金屬鑲嵌形成程序，使形成對于S/D區及閘電極的線路連線。舉例來說，具有障壁層的填充鎢的鑲嵌結構40A、40B、40C、40D、40E及40F，例如Ti、TiN、Ta、TaN或WN(未顯示)，是沿著鑲嵌結構開口排列而形成。
將理解可在相反極性(導電型)裝置進行以上處理步驟，例如凹槽區域是形成于NMOS通道區26A的任一側，且使用對硅具有收縮晶格參數的拉伸型半導體硅合金(例如SiC)回填凹槽區域，使在NMOS通道區上形成拉伸應變。再者，將理解可以個別的拉伸及壓縮應變形成NMOS和PMOS裝置二者的個別通道區域，使分別地改良電子和電動遷移率。
請參閱圖2所示，其為包含本發明若干實施例的制程流程圖。在程序201中，將PMOS和NMOS閘結構形成于具有補償襯墊的半導體基板上。在程序203中，在相鄰PMOS和NMOS(例如PMOS)閘結構的一形成凹槽區域。在程序205中，以拉伸型半導體硅合金回填凹槽區域，接著覆蓋硅層。在程序207中，在形成補償間隔片之前及之后，進行離子布植程序。在程序209中，將第一金屬硅化物區形成于S/D區上方。在程序211中，是沉積一接觸蝕刻終止層。在程序213中，沉積第一ILD層，并且使其平坦化，以露出多晶硅閘電極。在程序215中，將多晶硅閘電極弄薄，使提供完全金屬硅化作用。在程序217中，摻雜多晶硅閘電極，以調整功函數。在程序219中，完全金屬硅化閘電極形成。在程序221中，第二ILD層形成，并且金屬鑲嵌結構形成，以便接觸S/D區及閘電極。
以上所述，僅是本發明的較佳實施例而已，并非對本發明作任何形式上的限制，雖然本發明已以較佳實施例揭露如上，然而并非用以限定本發明，任何熟悉本專業的技術人員，在不脫離本發明技術方案范圍內，當可利用上述揭示的技術內容作出些許更動或修飾為等同變化的等效實施例，但凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬于本發明技術方案的范圍內。
權利要求
1.一種形成具有完全硅化閘電極的NMOS和PMOS裝置對的方法，其特征在于其包含下列步驟提供一半導體基板，該半導體基板包含具有個別閘結構的NMOS和PMOS裝置區，該個別閘結構包含多晶硅閘電極；在具有該NMOS和PMOS裝置區中至少一者的一通道區的任一側上形成凹槽區；以一半導體硅合金回填部分該凹槽區，使施加一應變予該通道區；在該閘結構的任一側上形成間隔片；將該多晶硅閘電極弄薄為硅化厚度，使容許透過硅化厚度的完全金屬硅化作用；離子布植該多晶硅閘電極，以調整功函數；以及透過該硅化厚度形成金屬硅化物，使形成金屬硅化物閘電極。
2.根據權利要求1所述的方法，其特征在于其中所述的金屬硅化物閘電極的厚度小于最大補償間隔片寬度。
3.根據權利要求1所述的方法，其特征在于其中在形成凹槽區步驟之前，在該閘結構的相鄰任一側形成補償襯墊。
4.根據權利要求1所述的方法，其特征在于其中所述的凹槽區是僅相鄰該PMOS通道區而形成。
5.根據權利要求1所述的方法，其特征在于其中所述的半導體硅合金包含相當于硅的延展晶格參數，以形成壓縮應變。
6.根據權利要求1所述的方法，其特征在于其中所述的半導體硅合金包含硅及鍺。
7.根據權利要求1所述的方法，其特征在于其中在弄薄步驟之前，將源極及汲極金屬硅化物形成于含有個別裝置區的個別源極及汲極區上方。
8.根據權利要求1所述的方法，其特征在于其中所述的弄薄步驟包含以下步驟在該閘結構上方形成一第一ILD層；進行一CMP程序以露出含有該多晶硅閘電極的上方部分的多晶硅；以及回蝕該多晶硅閘電極至該硅化厚度。
9.根據權利要求1所述的方法，其特征在于其中在該弄薄步驟之前，更包括將一氮化物接觸蝕刻終止層形成于個別的裝置區上，且該氮化物接觸蝕刻終止層是以壓縮和拉伸應力中之一所形成。
10.根據權利要求1所述的方法，其特征在于其中所述的凹槽區的深度為10埃至800埃。
11.根據權利要求1所述的方法，其特征在于其中所述的硅化厚度為100埃至1000埃。
12.根據權利要求1所述的方法，其特征在于其中所述的NMOS多晶硅閘電極的功函數是調整為介于4.0與4.5eV之間。
13.根據權利要求1所述的方法，其特征在于其中所述的PMOS多晶硅閘電極的功函數是調整為介于4.5與5.0eV之間。
14.一種形成具有完全硅化閘電極的NMOS和PMOS裝置對的方法，其特征在于其包含下列步驟提供一半導體基板，該半導體基板包含具有個別閘結構的NMOS和PMOS裝置區，該個別閘結構包含未摻雜的多晶硅閘電極；在具有該NMOS和PMOS閘結構中至少一者的一通道區的任一側上形成凹槽區；以一半導體硅合金回填部分該凹槽區，使施加一應變予該通道區；在該半導體硅合金上方形成一硅層；在該閘結構的任一側上形成間隔片；在個別的NMOS和PMOS源極及汲極區上方形成第一金屬硅化區；將該多晶硅閘電極弄薄為硅化厚度，使容許透過硅化厚度的完全金屬硅化作用；離子布植該多晶硅閘電極，以調整功函數；以及延伸透過該硅化厚度形成第二金屬硅化物區，使形成金屬硅化物閘電極。
15.一種具有完全硅化閘電極的拉伸型通道NMOS和PMOS裝置對，其特征在于其包含一半導體基板，是包含具有間隔片在金屬硅化物閘電極側上的NMOS和PMOS裝置區；以及經回填的凹槽區，是在該NMOS和PMOS區中至少一者的一通道區的任一側上具有拉伸型半導體硅合金，使形成拉伸型通道區。
全文摘要
本發明是有關于一種具有完全硅化閘電極的拉伸型通道NMOS和PMOS裝置對及其形成方法。該方法包含提供一半導體基板，該半導體基板包含具有個別閘結構的NMOS和PMOS裝置區，該個別閘結構包含多晶硅閘電極；在具有該NMOS和PMOS裝置區中至少一者的一通道區的任一側上形成凹槽區；以一半導體硅合金回填部分該凹槽區，使施加一應變予該通道區；在該閘結構的任一側上形成間隔片；將該多晶硅閘電極弄薄為硅化厚度，使容許透過硅化厚度的完全金屬硅化作用；離子布植該多晶硅閘電極，以調整功函數；以及透過該硅化厚度形成金屬硅化物，使形成金屬硅化物閘電極。
文檔編號H01L27/092GK1797743SQ20051007353
公開日2006年7月5日 申請日期2005年6月2日 優先權日2004年12月31日
發明者詹博文, 丘遠鴻, 陶宏遠 申請人:臺灣積體電路制造股份有限公司