專利名稱：帶有多指接通用同步和分布式自偏壓功能的靜電放電(esd)保護裝置的制作方法
技術領域：
本發明總體而言涉及靜電放電(ESD)保護電路領域，更具體而言，涉及對一種集成電路(IC)的多指式MOS保護電路的改進。
背景技術：
在CMOS技術中，魯棒的NMOS及其它ESD保護對于獲得高度的ESD魯棒性而言甚為重要。在選擇采用硅化物局部阻斷的工藝中，引入了鎮流電阻來保證等電流分布及一致的多指觸發。
為獲得具有高故障臨限值及良好箝位能力的足夠高的ESD保護電平，必須提供足夠大的裝置寬度。因此，目前已構建了若干多指式MOS結構來進行ESD保護。此外，由于焊墊間距的減小及最小有源區寬度可能主要受限于設計約束條件，因此高級CMOS技術要求使用大量的指。
關于ESD應力作用下多指式裝置的一個主要問題是存在各指不一致觸發的可能性。為保證多指結構一致導通，第二指擊穿電壓Vt2的電壓值必須超過寄生BJT晶體管的觸發電壓Vt1，即在驟回開始時的電壓。為避免因一大電流負載而損壞一最先被觸發的指，相鄰的指也必須被接通至低電阻ESD導通狀態(即驟回)。為獲得一致的Vt1＜Vt2狀態，必須降低初始觸發電壓Vt1或增大第二擊穿電壓Vt2。
舉例而言，在多指式MOS器件形成為分立式器件的標準I/O庫單元中會出現復雜情況。具體而言，多指式器件被形成為一分立式器件，其中一第一部分指被一集成電路(IC)的電路主動用于功能性用途(即用作驅動器)，而一第二部分指則僅用于ESD保護(即用作虛ESD指)。通過納入或排除由一前置驅動器在其各自柵極驅動的特定數量的指，可將多指式器件配置用于多種驅動強度。換言之，在正常電路運行期間，主動指受前置驅動器控制，而非主動的虛ESD指則未被利用。在后一情況下，通常將未被使用的驅動器指的柵極直接接地或通過一電阻間接接地。
在一ESD事件期間，主動使用的指(驅動指)與未被使用的指(虛ESD指)之間的觸發競爭可造成正常主動指與非主動指間的不一致導通。具體而言，驅動指可能先于虛ESD指觸發(即，所有指的不一致導通)，此可造成MOS器件故障并損壞IC。因此，僅整個器件的一部分載送ESD電流，而該器件的其余部分卻不促使電流流動并保持不被使用。
對于被配置為過電壓容限(OVT)型的驅動器或其它I/O電路而言，還會出現其它問題。亦即，施加至I/O電路的電壓可能會高于電源電壓(例如VDD)。在許多過電壓情況下，因所施加電壓超過通常所規定的漏極與柵極之間的最高電壓，一單一NMOS驅動器可能受熱載流子注入影響。一種克服熱載流子注入問題的方法是使用一級聯輸出驅動器。換言之，在IC的一I/O焊墊與大地之間串聯連接兩個NMOS器件(晶體管)。這些串聯連接的級聯NMOS晶體管構成輸出驅動器。主動級聯NMOS晶體管指(其源極耦合接地)的柵極由前置驅動器驅動。另一方面，非主動(虛ESD指)級聯NMOS晶體管指的柵極則接地。此外，在一正常接通狀態中，主動及非主動NMOS晶體管指的柵極均連接至一電源線(例如VDD)，而漏極則耦接至I/O焊墊。通過這種方式，任一級聯NMOS晶體管的漏極—柵極電位均不會升高至足以引發熱載流子問題。
然而，在一ESD事件期間，級聯器件卻因寄生NPN晶體管的基極長度較長而難以觸發。因此，Vt1值增大，而Vt2值保持基本恒定，由此造成了額外的級聯NMOS驅動器不一致觸發問題。同樣，觸發競爭問題可導致僅一部分晶體管指觸發，由此導致過早失效。因此，在該技術領域中需要提供一種帶有多指接通用同步和分布式自偏壓功能的ESD保護裝置。

發明內容
一位于一具有被保護電路的半導體集成電路(IC)中的靜電放電(ESD)保護電路的各實施例克服了此前伴隨現有技術的各種缺點。該種ESD保護電路具有一同步及分布式自偏壓多指導通MOS器件。在一實施例中，復數個指中的每一個指均包含一P-阱及復數個散布于該P-阱中的N+漏極區，其中這些N+漏極區耦合至一高電位。
該復數個指中的每一個指還均包含復數個N+源極區，該復數個N+源極區散布于P-阱中并大致平行于該復數個散布的N+漏極區，其中N+源極區耦合接地。一柵極區位于該復數個散布的N+漏極區與該復數個散布的N+源極區之間并位于P-阱區之上。
另外，一第一復數個P+局部基材連接線區散布于該復數個散布的N+漏極區之間并與該復數個散布的N+漏極區電氣絕緣，一第二復數個P+局部基材連接線區散布于該復數個散布的N+源極區之間并與該復數個散布的N+源極區電氣絕緣。此外，至少兩個指的第一及/或第二復數個P+基材連接線區中至少之一電氣相連，且每一指的柵極區均耦合至任一包含一前置驅動電路的元件、大地及第一及第二復數個P+局部基材連接線區。
在一第二實施例中，一ESD保護電路包括一用于一具有被保護電路的半導體集成電路(IC)的同步偏壓多指導通MOS器件。該ESD保護電路包含一多指式NMOS晶體管，其中每一指均具有分別耦合于該IC的一I/O焊墊與大地之間的一漏極及源極，以及一用于向該指施加偏壓的柵極。
另外，一ESD檢測器包含一PMOS晶體管，該PMOS晶體管具有一耦合至IC的I/O焊墊的源極及一用于耦合至IC的一電源電壓的柵極。一寄生電容形成于IC電源線與大地之間。一具有一第一二極管的轉移電路耦合于該PMOS晶體管的漏極與NMOS晶體管每一指的柵極之間。


圖1展示一本發明多指導通NMOS ESD/驅動器件的俯視布置圖；圖2A-2C展示分別沿圖1中線a-a′、b-b′、及c-c′的NMOS ESD/驅動器件的剖視布置圖；圖3為一示意性方塊圖，其展示一具有一本發明多指式NMOS器件及ESD保護電路的集成電路(IC)的一部分；圖4展示圖3所示多指式NMOS器件及ESD保護電路的一第一實施例示意圖，該實施例包含NMOS器件的主動及被動指；圖5展示圖3所示多指式NMOS器件及ESD控制電路的一第二實施例示意圖，該實施例包含一受控柵極電壓限制器及一前置驅動器控制裝置；圖6展示具有一基材泵的圖3所示多指式NMOS器件及ESD控制電路的一第三實施例示意圖；圖7展示用于過電壓容限型應用的圖3所示多指式NMOS器件及ESD控制電路的一第四實施例示意圖；圖8展示具有一基材泵的圖3所示多指式NMOS器件及ESD控制電路的一第五實施例的示意圖；圖9展示用于過電壓容限型應用的圖3所示多指式NMOS器件及ESD控制電路的一第六實施例示意圖；圖10展示用于過電壓容限型應用的圖3所示多指式NMOS器件及ESD控制電路的一第七實施例示意圖；圖11展示一耦合至圖3所示NMOS器件及ESD控制電路的虛ESD前置驅動器示意圖；圖12A至圖12D展示圖3所示虛ESD驅動器、ESD驅動器及前置驅動器控制裝置的各種實施例示意圖；及圖13展示一本發明可控硅整流器(SCR)及PMOS檢測器示意圖。
為便于理解，盡可能使用了相同的參考編號來表示各附圖中共有的相同元件。
具體實施例方式
本文參照CMOS器件說明本發明。然而，所屬技術領域的普通技術人員應了解，通過選用不同的摻雜劑類型并調整濃度即可使本發明適用于其它易因ESD而受到損壞的器件。本發明包括各種利用一多指式NMOS器件的說明性實施例，該多指式NMOS器件可提供下列雙重功能在IC正常運行(加電狀態)期間用作一驅動器，而在IC處于未加電狀態時用作一ESD保護器件。
圖1展示一本發明多指導通NMOS ESD/驅動器件100的俯視布置圖。圖2A-2C展示分別沿線a-a′、b-b′、及c-c′的圖1所示NMOS ESD/驅動器件的剖視布置圖，其應與圖1共同參閱。圖1及圖2A至圖2C中的說明性實施例提供一種用于同步觸發NMOS ESD/驅動器器件的多指方案。該說明性方案有利地提供了更大的電路設計多樣性。舉例而言，NMOS器件的指可分為一在正常IC運行期間主動使用的第一組指及一被動的、在IC未加電狀態期間作為被動(虛)指用于ESD事件的第二組指。為獲得一足以將一定量的ESD電流安全地分流接地的總器件尺寸，需同時使用主動指及被動指。
該方案還可通過各種替代技術實現所有指(即主動指組及被動指組二者)的近乎同步導通，該些替代技術包括(可選)對指施加外部柵極偏壓、或施加外部基材偏壓、或對形成于各指阱區及摻雜區下的基材(即P-基材)施加自偏壓。NMOS器件100為完全驅動器兼容器件，意即在IC未加電狀態期間ESD保護過程中主動驅動指也發揮作用，同時在IC加電狀態期間用作主動晶體管且不干擾正常電路運行。下文將參照圖1及圖2A-2C所示布置圖并根據參照圖3-13所述及所示的用于各種電路中的多指式NMOS器件更詳細地論述該些優點。
參見圖1，在一P-阱104(參見圖2A-2C)中形成復數個大致平行的指1101至110f。每一指110均包含一漏極指區112、一源極指區114、及一柵極指區116。圖1說明性地展示出漏極指區1121至112f、源極指區1141至114f、及柵極指區1161至116f，其中第一漏極、柵極及源極區1121、1141及1161構成一第一指1101。
參見圖2A，漏極及源極指區112及114由一種高摻雜N+材料制成，該些區域大致相互平行地位于底部的摻雜P-阱104中。柵極指區116(例如一多晶硅柵極區)則位于P-阱104上漏極及源極指區112與114之間，并位于一薄柵極介電層(即柵極氧化物層)上。由此，源極及漏極指區112與114之間且柵極區116之下的一部分P-阱即構成NMOS晶體管的一通道區127(例如圖2A所示的通道區12716及127f6)。
每一漏極指區112進一步包含散布于P-阱104中的一第一復數個P+摻雜區120D，其中每一P+區120D均構成一局部基材連接線。舉例而言，漏極指區1121包含P+區120D11至P+區120D1m。圍繞每一基材連接線120Dfm設置淺溝道隔離(STI)118，從而將每一漏極指112分割為復數個漏極段1221至122q，該些漏極段在柵極區116附近全部耦合在一起。換言之，每一漏極指區112均由復數個連接在一起的漏極段122q構成，且其中一相應的P+局部連接線120Dm分別位于每一漏極段122q之間。舉例而言，漏極指區1121包含其間散布有P+局部基材連接線區120D11至120D1m的漏極段12211至1221q。應注意，為清楚起見，下標“D”及“S”分別代表晶體管的漏極區及源極區，下標旁注“f，m，及q”代表大于1的整數。
同樣，每一源極指區114進一步包含散布于P-阱104中的一第一復數個P+摻雜區120S，其中每一P+區120S均構成一局部基材連接線。舉例而言，源極指區1141包含P+區120S11至P+區120S1m。圍繞每一基材連接線120Sfm設置淺溝道隔離(STI)118，從而將每一源極指114分割為復數個源極段1241至124q，該些源極段在柵極區116附近全部耦合在一起。換言之，每一源極指區114均由復數個連接在一起的源極段124q構成，且其中一相應的P+局部連接線120Sm分別位于每一源極段124q之間。舉例而言，源極指區1141包含其間散布有P+局部基材連接線區120S11至120S1m的源極段12411至1241q。
相應地，在每一N+漏極段122與P+局部基材連接線區120之間及每一N+源極段124與P+局部基材連接線區120之間形成復數個二極管125。圖2B說明性地展示由P+區120D及漏極區122形成的二極管1251，6、1252，6、125f-1，6及125f，6。
應注意，每一柵極指區116均形成于漏極及源極指區112與114之間且相互平行。還應注意，兩個相鄰的柵極指區可共用一源極及漏極指區112及114。舉例而言，源極指區1141由相鄰柵極指區1161與1162共用。
應記得，為保證多指結構一致導通，第二指擊穿電壓Vt2的電壓值須高于寄生BJT晶體管的觸發電壓Vt1。一種用于增大觸發電壓Vt2的常用技術是增加鎮流電阻，例如通過增大漏極觸點至柵極的間距及/或源極觸點至柵極的間距并結合硅化物阻斷來增加鎮流電阻。然而，局部硅化物阻斷所需的額外工藝步驟費用高且其成品率損失已眾所周知。通過所謂的N+漏極區122及/或源極區124的有源區鎮流及/或通過后端設置電阻性鎮流元件(自硅觸點向上)，可實現一種向每一指110的每一漏極區122及/或源極區124引入微鎮流電阻RD及/或RS的有效技術。如果設置有源區鎮流，ESD電流被局限于分別由有限數量的硅觸點饋流的平行電阻性通道中。亦可將N+漏極及源極區完全硅化，以省卻高費用的硅化物阻斷步驟。
參見圖1，較佳地，在每一指110的漏極段及源極段122及124中均設置微鎮流電阻器RD及RS。舉例而言，第一漏極指1121的漏極段12211至1221q分別包含鎮流電阻器RD11至RD1q。同樣，第一源極指1141的源極段12411至1241q分別包含鎮流電阻器RS11至RS1q。此一提供足夠鎮流電阻的例示性技術有助于實現電流在一個指內的均勻分布。關于提供鎮流電阻的詳細說明，讀者可參閱2000年5月30日提出申請的美國專利申請案第09/563,141號，其全部內容均以引用方式并入本文中。所屬技術領域的技術人員將了解，其它用于增強NMOS器件ESD魯棒性的技術包括硅化物阻斷或一全硅化NMOS晶體管器件。
每一漏極指區112的漏極段1221至122q均通過一外部金屬連接(例如金屬連接130D1至130Df)相互耦合。金屬連接130D1至130Df通過固定至每一漏極段122上的觸點(例如觸點141D11)耦合至每一漏極段122。同樣，每一源極指區114的源極段1241至124q均通過一金屬連接(例如金屬連接130S1至130Sf)相互耦合。金屬連接130S1至130Sf通過固定至每一源極段124上的觸點(例如觸點141S11)耦合至每一源極段124。如同圖3、6及8所示實施例中進一步闡述的那樣，在一實施例中，漏極區112的金屬連接130D1至130Df及源極區114的130S1至130Sf分別耦合至I/O焊墊20及大地15。
同樣，構成漏極指區112的局部連接線120Dfm及源極指區114的局部連接線120Sfm的散布P+摻雜區通過外部連接(例如金屬連接132)相耦合。在一實施例中，外部金屬連接132通過觸點142耦合至至少兩個P+摻雜區120。在一第二實施例中(如圖1所示)，外部金屬連接132通過觸點142(例如固定至每一P+摻雜區120的觸點142D11及142S11)耦合至每一P+摻雜區120。在該第二實施例中，外部金屬連接132構成一可將漏極及源極指112及114的所有局部基材連接線120連接在一起的金屬柵。圖2B及2C例示性地展示耦合至每一基材連接線120的金屬柵132。
應注意，P+局部基材連接線120提供了一種可實現整個多指式NMOS器件100自偏壓的機理。換言之，通過金屬柵132連接在一起的局部基材連接線120將分配因一局部漏極一基材結擊穿所致的局部基材電位升高。在整個結構中分配的升高基材電位將降低其它指110的觸發電壓，以提供一同步的基材自偏壓，并由此保證NMOS器件100的指110的一致導通。此外，基材連接線120(通過金屬柵132)可進一步耦合至一基材偏壓發生器，該基材偏壓發生器將對NMOS器件100的指110施加偏壓并同步觸發該些指。
如果通過基材連接線120利用自偏壓，則可將每一指110的柵極116接地(對于虛ESD指)或連接至(對于主動驅動指)一前置驅動器(未圖示)。或者，可將虛ESD指的柵極116連接至局部基材連接線120的金屬柵132，以進一步降低觸發電壓。下文將參照圖3、6及8更詳細地闡述每一指110的漏極、源極及柵極區112、114及116的外部連接。
整個多指式NMOS器件100中的指數量通常可介于10至30個指之間。在一實施例中，例示性NMOS器件100的多個指110被劃分(分裂)為主動指組及虛指組。在一第二實施例中，NMOS器件的多個指可全部專門用作主動指，而在一第三實施例中，NMOS器件100的多個指可全部專門用作虛指。NMOS器件100的指的劃分與具體應用相關，其中主動指及虛指的數量因應用而異。換言之，由IC電路的類型及應用決定NMOS保護器件100的指劃分要求(主動指及/或虛指)。舉例而言，一本發明NMOS器件100可例示性地具有20個指110，其中2個指專門用作耦合至一前置驅動器的主動驅動指，其余18個被動指用作虛ESD指。
還應注意，同一NMOS器件100內指110的尺寸(即寬度)也可能有所不同(例如20-50微米)。所屬技術領域的技術人員將了解，指110的數量、指的主動指及/或被動指分組、及其尺寸均屬于設計規范問題。換言之，總主動指寬度取決于所需的功能性驅動強度，而總器件寬度則取決于所需的ESD強度。
圖3為一示意性方塊圖，其展示一具有一本發明多指式NMOS器件100及ESD控制電路300的集成電路(IC)的一部分。本發明在IC未加電狀態期間利用用于正常電路運行的IC10的可用元件以及附加的ESD保護電路150。具體而言，正常運行期間所用的IC10的元件包括一I/O焊墊20、一前置驅動器600、至少一條電源線(例如VDD90及VDDx91，其中x為一大于1的整數)、及相應的寄生電容器CDD900及CDDx901。應注意，寄生電容器CDD900及CDDx901分別例示性地形成并耦合于電源線90與大地15之間及電源線91與大地15之間。前置驅動器600及一可選擇的PMOS驅動器700也被視為正常IC運行電路的一部分。
ESD保護電路包括一ESD硬化多指NMOS器件100(具有主動及/或虛指)、及一ESD控制電路300。ESD控制電路300包含一ESD檢測器310、一可選擇的轉移電路320、一可選擇的電壓限制器330、一可選擇的前置驅動器控制電路500、及可選擇的接地電阻器800及801。
參見圖3，NMOS器件100耦合于焊墊20與大地15之間。一可選擇的多指式PMOS驅動器700(以虛線繪出)耦合于電源線VDD90與焊墊10之間。ESD檢測器310耦合至焊墊20及電壓電源線VDD90或VDDx91。ESD檢測器310還耦合(通過線30)至接地電阻器800，該接地電阻器800則進一步耦接大地15。在一將一虛前置驅動器(未圖示)用于NMOS器件100的ESD虛指的實施例中，ESD檢測器310還耦合至(通過線31)一第二接地電阻器801，該接地電阻器801同樣耦接大地15。
接地電阻器800及801可保證在正常電路運行期間其它元件(即轉移電路320及電壓限制器330)保持斷開。此外，在IC未加電狀態且焊墊20處存在ESD事件期間，接地電阻器800及801可為電壓限制器330及前置驅動器控制裝置提供所需偏壓。另外，所屬技術領域的技術人員將認識到，在一利用可選擇PMOS驅動器700的實施例中，一對應的前置驅動器(未圖示)以一所示用于前置驅動器600與NMOS晶體管器件100的相似方式耦合至多指式PMOS器件700的柵極。
視需要，可將轉移電路320耦合于ESD檢測器310與大地15之間。可選擇的轉移電路320進一步通過用于主動指153的線40及用于虛ESD指151的線41耦合至NMOS器件100。在一其中NMOS器件100包含級聯晶體管的實施例(參見圖7)中，可選擇的轉移電路320通過線44耦合至級聯晶體管中的上部NMOS晶體管。在一替代實施例中，還可在轉移電路320與大地15之間設置可選擇的電壓限制器330。亦即，轉移電路320通過線20、21及45耦合至電壓限制器330以限制NMOS器件100的各連接40、41、44的電壓，而電壓限制器330進一步耦接至大地15。
前置驅動器600耦合至電源電壓VDDx91并通過線40耦合至NMOS器件100主動指的柵極。如果設置有可選擇的轉移電路320及/或電壓限制器330，前置驅動器600還將耦合至轉移電路320與電壓限制器330之間的一節點312。如果將一虛前置驅動器(圖3所示正常前置驅動器600的一部分)用于NMOS器件100的被動指，該虛前置驅動器將通過線41耦合至轉移電路320與電壓限制器330之間的節點313。可選擇的前置驅動器控制裝置500耦合至前置驅動器600及大地15。如果設置有可選擇的電壓限制器330，則前置驅動器控制裝置500還通過線50(用于正常前置驅動器600)及51(用于虛前置驅動器600)耦合至電壓限制器330。此外，前置驅動器60具有一輸入線60，該輸入線60可根據需要耦合至電路中的其它功能性部件(未圖示)以實現其正常的功能性。同時為虛前置驅動器600提供了一相同連接61。
本發明ESD控制裝置300及IC10中上述元件(如圖3中方塊圖所示)之間的可連接性及配置界定于圖4-13所示的各實施例中，并在下文中進行更詳細闡述。下文將針對IC10的正常電路運行及在IC10未加電狀態下IC10的例示性焊墊20處發生ESD事件時的電路運行進行電路分析。在未加電狀態下發生ESD事件期間，下列各實施例的多指式NMOS ESD保護器件100必須能夠保護IC10的電路。而且，在IC10正常運行(即IC通電)期間，多指式NMOS器件100及ESD控制電路150絕不能干擾IC10電路的運行。
現在通過正常加電IC運行及一ESD事件期間的IC未加電運行來概述圖3所示電路的運行。下文將參照圖4-13對本發明的每一實施例進行詳細的電路分析。
ESD檢測器310用于導出一偏壓信號并實現整個NMOS器件100的多指導通。ESD檢測器310可感測出在焊墊20上發生的ESD事件。一般而言，在正常電路運行期間，IC10加電且電源線的寄生電容器CDD900及CDDX901(例如約10皮法至10納法)被充電，從而使電源線VDD90及VDDX91保持電源線電位，該電位高于大地15。因此，在正常電路運行期間ESD檢測器310被拉至一高電平狀態，且在一實施例中ESD檢測器310斷開。當ESD檢測器310處于一高電平狀態并斷開時，焊墊20與轉移電路320解耦。而且，轉移電路320使前置驅動器600與ESD檢測器310解耦。因此，ESD保護電路150與NMOS器件100的主動指及虛ESD指將不會干擾IC10的正常運行。此外，大型有源電路(圖3中未圖示)通常連接于電源線VDD90及VDDX91與大地15之間，并與寄生電容器900及901并聯。
在IC10未加電時發生ESD事件期間，寄生電容器CDD900及CDDx901未被充電，從而將電源線VDD90及VDDx91耦合至大地15。因此，ESD檢測器310被拉至一低電平狀態且在一實施例中ESD檢測器310導通。此外，有源電路可吸收一定的漏電流，所吸收的漏電流極大地依賴于施加于線VDD90及VDDx91上的電壓(所施加電壓越高，該電流就越大)。在一未加電的IC發生ESD事件期間，由該有源電路形成的泄漏路徑可提供額外的對地電流并有助于寄生電容器發揮其使電源線90及91保持低于焊墊電壓的功能。
當ESD檢測器310處于低電平狀態并導通時，焊墊20耦合至轉移電路320。轉移電路320將焊墊20處ESD電壓的一部分通過偏壓線40、41及44自ESD檢測器310轉移至多指式NMOS器件100。偏壓線40及可選擇偏壓線41及44能夠使NMOS器件100的所有指110(主動指及虛指)同步導通。應注意，圖1所示方案較佳與整個ESD保護電路150結合使用。
電壓限制器330用于在ESD事件期間限制節點312處的電壓。如下文將參照圖4-12所作的更詳細論述，電壓限制器330通過限制施加至NMOS器件柵極指(主動指及虛ESD指)的偏壓來保護NMOS器件100，并由此降低薄柵極氧化物層熱載流子降格的危險。
圖4展示圖3所示多指式NMOS器件100及ESD控制電路300的一第一實施例的示意圖，該實施例包含NMOS器件100的主動指及虛指153及151。為更佳地理解該實施例，應同時參閱圖3及圖4。此外，為清楚起見，將NMOS器件100的主動指及虛(即被動)指153及151分別展示為單個晶體管器件，然而，所屬技術領域的技術人員應了解，所示的單個主動指及被動指153及151可分別代表多個指。
多指式NMOS晶體管器件100被例示性展示為通過有源區分段而具有鎮流電阻器RD及RS或在NMOS器件100的相應漏極及源極處具有后端鎮流。應記得，在圖1中，鎮流電阻器RD及RS形成于每一指110的每一漏極段122及源極段124中。此外，圖1還例示性展示漏極指區112耦合至I/O焊墊20，源極指區114耦合接地，柵極區116則可耦合至大地15、一前置驅動器600、一局部基材拾波器，或耦合至一偏壓發生器，下文將參照每一實施例對此進行更詳細地闡述。為一致及清楚起見，每一圖中所展示的NMOS器件100均具有鎮流電阻器RD及RS。然而，所屬技術領域的技術人員應認識到，本發明將既可與后端鎮流電阻器或有源區分段鎮流電阻器配合使用，也可與標準晶體管設計配合使用。
視IC10的類型及應用而定，NMOS器件100可包含主動指及/或被動指。NMOS器件100通過主動指153適應正常電路運行，而不使用多指式NMOS晶體管100的被動ESD指151。而在IC未加電狀態下發生ESD事件期間，如下文所更詳細闡述的那樣，電路運行同時包括多指式NMOS晶體管100的主動指及虛ESD指153及151。
同時參見圖3及圖4，NMOS器件100每一指110的漏極及源極分別耦合于焊墊20與大地15之間。視需要，也可在電源線VDD90與焊墊20之間設置一PMOS驅動器700(以虛線繪出)。
ESD檢測器310包含一后端鎮流電阻PMOS晶體管311，該PMOS晶體管311的源極耦合至焊墊20及多指式NMOS器件100的漏極。在一替代實施例中，PMOS晶體管310可被硅化物阻斷，以增強其內在ESD魯棒性。在一第二替代實施例中，PMOS晶體管310可被完全硅化以提供ESD硬度，盡管其相對于硅化物阻斷實施例而言仍處于一通常較低的內在ESD硬度水平。
PMOS ESD檢測器311的柵極耦合至電源線VDD 90，且PMOSESD檢測器311的源極耦合至焊墊20。PMOS ESD檢測器311的漏極通過可選擇的轉移電路320耦合至多指式NMOS晶體管器件100的柵極。PMOS ESD檢測器311用于導出一偏壓信號并實現整個NMOS器件100的多指導通。PMOS ESD檢測器311可感測出在焊墊20處發生的ESD事件。
如同圖4中的例示性展示，轉移電路320包含一第一二極管321及一第二二極管322。第一二極管321的陽極及陰極分別耦合至節點318及節點312，而節點312又進一步耦合至NMOS器件100的主動指153的柵極。在NMOS器件100的所有指均為主動指的情況下，可由一條自PMOS ESD檢測器漏極至節點312的短接線代替轉移電路。前置驅動器600也耦合至節點312，以為NMOS器件100的每一主動指153的柵極區116提供功能性柵極信號。此外，第二二極管322的陽極及陰極分別耦合至節點318及節點314，而節點314又進一步耦合至NMOS器件100的被動虛ESD指151的柵極。
應注意，考慮到對虛ESD指151施加偏壓，在第二二極管322的陰極與大地15之間耦合有接地(并聯)電阻器R801(例如約1至100千歐姆)。該并聯電阻器801在正常電路運行期間用于將被動虛ESD指151耦合至大地15，而在ESD事件期間則用于產生一電壓降(在接點314處)以獲得虛ESD指151的柵極偏壓。
在正常電路運行期間，電容器CDD900被充電，從而使PMOS檢測器的柵極保持高電位(即處于VDD電位)，該電位高于或等于PMOSESD檢測器311的漏極及源極電位。PMOS晶體管ESD檢測器311被斷開，從而使ESD檢測器310及二極管轉移電路321及322與節點312及314解耦。因此，在I/O焊墊20與NMOS器件100的柵極之間不存在導電路徑。此外，在正常電路運行中，前置驅動器600可根據需要為NMOS晶體管器件100的主動指153提供信令電壓。應記得，NMOS晶體管器件100的虛ESD指151已通過轉移電路320的二極管321及322與前置驅動器600解耦，因此，除在IC未加電且發生ESD條件下，它們將不會導通。因此，在正常電路運行期間，ESD檢測器310(PMOS晶體管311)可防止ESD保護電路150與IC10的功能性部件之間的干擾。
在IC未加電狀態期間，IC10斷電且電源線VDD90通過寄生電容器CDD900耦合至大地15。換言之，PMOS晶體管ESD檢測器311的柵極被大約拉低至大地電位。一旦在焊墊20處發生ESD事件，PMOS的源極電位就將高于PMOS晶體管ESD檢測器311的柵極，且PMOS晶體管ESD檢測器311導通。PMOS晶體管ESD檢測器311將ESD電流的一部分通過轉移電路(即第一及第二二極管321及322)同步導通至NMOS晶體管器件100的主動指及被動指。
圖4所示轉移電路320包括分別耦合至主動指153及被動指151的第一二極管321及第二二極管322。在IC未加電狀態且焊墊20處發生ESD事件期間，轉移電路320使主動指153及被動指151二者均能被外部偏壓并同步導通(即觸發)。由此可緩解如上文參照現有技術所述的NMOS器件100所有指151及153的不一致觸發問題。此外，在IC10加電時，被動指151不會干擾正常IC運行。應注意，如果NMOS器件100僅具有主動指或僅具有被動指，則可視需要選用轉移電路320，但如果NMOS器件同時具有兩種類型的指(即分立式驅動器)，則必須使用該轉移電路。
耦合于電源電壓VDD90與焊墊20之間的可選擇PMOS晶體管驅動器700(以虛線繪制)可屬于IC10的功能電路的一部分。當使用PMOS驅動器700時，在ESD期間，PMOS驅動器700的漏極端與N-阱端之間用作一正向偏壓二極管，以通過電源線VDD90及電容器CDD900將一部分ESD電流分流接至大地15。因此，在ESD脈沖期間電容器CDD900充電過程中，VDD線將處于一電位，該電位約等于一低于焊墊20處的電壓的一二極管電壓。由于PMOSESD檢測器311的柵極與源極之間的電壓與PMOS700兩端的二極管壓降相同(通常高于PMOS臨限電壓)，因此PMOS ESD檢測器311保持導通。
一旦電容器CDD900逐漸充電且PMOS檢測器晶體管311的源極與柵極之間的電壓差降至臨限電壓以下，PMOS晶體管311即被關斷。然而，電容器CDD逐漸充電至PMOS311關斷的時間延遲通常足夠長，以使NMOS晶體管110完全導通。此外，另一種選擇為，可如圖3所示將前置驅動器的電源線VDDx用于PMOS檢測器晶體管311。具體而言，VDDx電源線并非由PMOS晶體管700直接充電，因此可保持VDDx線以電容方式接至大地15，以保證PMOS檢測器晶體管311保持導通。
圖5展示圖3所示多指式NMOS器件100及ESD控制電路300的一第二實施例的示意圖，該實施例包含一受控柵極電壓限制器330及一前置驅動器控制裝置500。應結合圖3及圖4參閱圖5。具體而言，圖5所示第二實施例與圖4所示相同，不同之處僅在于增設了一前置驅動器控制裝置500，并修改了轉移電路320及電壓限制器330。應注意，下文將針對IC正常加電狀態及未加電ESD狀態進行電路分析。
具體而言，電壓限制器330包含一對串聯耦合于偏壓線40與大地15之間的級聯NMOS晶體管333及334。具體說來，一第一NMOS晶體管333的源極耦合至大地15，且其漏極耦合至一第二NMOS晶體管334的源極。第二NMOS晶體管334的漏極則耦合至偏壓線40。第一NMOS晶體管333的柵極耦合至一高于源極的電位，例如第一NMOS晶體管333的漏極。第二NMOS晶體管334的柵極則耦合至節點316。
在該第二實施例中，如在圖4所示第一實施例中所述，需使用轉移電路320的第一及第二二極管321及322。其中第一二極管321需用于將一信號耦合至NMOS晶體管器件100的主動指153，而第二二極管322能夠在正常運行期間將被動指151接地并在ESD事件期間對被動指151施加偏壓。換言之，NMOS器件100被動指151的柵極耦合至由第二二極管322及接地電阻器801構成的節點314，接地電阻器801又進一步耦合至大地15。此外，PMOS ESD檢測器311的漏極另外連接至節點316，以便如下文所詳細闡述的那樣，在ESD事件期間為受控柵極電壓限制器330提供一偏壓。
一第三NMOS晶體管501構成功能性前置驅動器控制裝置500。具體而言，第三NMOS晶體管501的漏極及源極分別耦合至前置驅動器600的輸入端60及大地15。第三NMOS晶體管501的柵極耦合至節點316。應注意，前置驅動器600為一反相電路，例如一包含串聯耦合NMOS及PMOS晶體管(未圖示)的反相器，或任一其它具有一反相功能(NAND，NOR及其它反相功能)的邏輯電路。
在正常IC運行期間，電壓限制器330的級聯晶體管的第一晶體管333導通，同時級聯晶體管的第二晶體管334關斷。第一晶體管333通過硬接線被拉高，同時第二晶體管334通過一耦合至大地15的并聯電阻器R800被拉低至大地15。因此，電壓限制器330不會干擾IC的正常運行。換言之，由于第二NMOS晶體管334關斷，因此來自前置驅動器600的驅動電流完全流至多指式NMOS器件100的主動指153，而非通過電壓限制器330流至大地15。
至于前置驅動控制NMOS晶體管501，在正常運行期間，節點316處的柵極通過并聯電阻器800被拉低，由此關斷前置驅動控制NMOS晶體管501。因此，前置驅動控制NMOS晶體管501對前置驅動反相器600的輸入60毫無影響。因此，在正常IC運行期間，前置驅動器600可為多指式NMOS器件100的主動指153提供所需的驅動電流。
在一ESD事件期間，IC處于未加電狀態，且PMOS ESD檢測器320導通，由此將節點318及316拉高。在并聯電阻器800對大地15之間形成一電壓降，該電壓降可對柵極施加偏壓并導通第二晶體管334。因此，第一及第二晶體管333及334二者均導通，由此限制施加至多指式NMOS器件100的主動指153的電壓。因此，電壓限制器330僅在IC未加電ESD事件期間啟動。應注意，電壓限制器330的級聯晶體管333及334二者共同提供一電壓降，該電壓降值約為單個晶體管333及334的臨限電壓VTH的兩倍。
節點316處的高電位也會導通前置驅動控制NMOS晶體管501。導通前置驅動控制NMOS晶體管501即可將前置驅動反相器600的輸入拉至大地15，由此在前置驅動反相器600處產生一高輸出，以進一步通過偏壓線40向多指式NMOS器件100的主動指153提供驅動電流及柵極偏壓。
如圖5所示，NMOS晶體管100的被動指151與主動指153并聯連接。如參照圖4所述，在正常電路運行期間，被動指151的柵極通過電阻器801被拉低。此外，應注意，ESD控制電路300的部件設置為一相同型式(圖5未展示)，以保證虛ESD指151的偏壓與主動指153的偏壓相同。具體而言，ESD控制電路300包含與一虛前置驅動器600結合使用的一受控柵極電壓限制器330及一可選的前置驅動控制裝置501，以保證虛指151的柵極偏壓狀態與主動指153的柵極偏壓狀態相同。
因此，在一ESD事件期間，主動指153與被動指151共同參與對來自焊墊20的ESD電流進行分流。而且，被動指151及主動指153均在其各自柵極處被施加外部偏壓且所有指均同步導通。
圖6展示具有一基材泵340的圖3所示多指式NMOS器件100及ESD保護電路300的一第三實施例的示意圖。具體而言，該電路與參照圖4所述及所示的電路相同，只是無需使用轉移電路。使用一基材泵來對NMOS晶體管器件100的被動虛ESD指151以及主動指153的局部基材施加偏壓。
具體而言，在IC100加電的正常IC運行期間，寄生電容器CDD900充電，從而使電源線VDD90的電源電位保持高于大地15。因此，PMOSESD檢測器311關斷，焊墊20與ESD控制電路300解耦，且所有指110中的基材連接線120均通過并聯電阻器800接地。此外，前置驅動器600將根據需要為NMOS器件100的主動指153提供驅動電流，且ESD控制電路300(及NMOS器件100的虛ESD指151)將不會干擾IC10的正常運行。
在IC處于未加電狀態時發生ESD事件期間，PMOS ESD檢測器311的柵極被拉至一低電平狀態并導通。由此將ESD檢測器耦合至節點316，該節點316又通過并聯電阻器800進一步耦合接地。
一基材泵340形成于節點316與虛ESD指151及主動指153的局部基材連接線120之間。參見圖1，應記得，散布于漏極段122與源極段124之間的復數個P+區(局部基材連接線)120通過一金屬柵132相互連接。該金屬柵132進一步耦合至節點316，以使金屬柵132與散布的P+摻雜區120構成基材泵340。
一旦發生ESD事件，節點316處的電壓(由并聯電阻器800兩端的電壓降形成)即可使偏壓分布于所有主動指153及被動指151中。換言之，基材泵340提供分布式偏壓，以使P+區局部基材連接線120擔當所有指110的觸發器分接頭。因此，主動指153及被動指151將同步導通，以將ESD電流分流接至大地15。
應注意，該第三實施例不需要使用一轉移電路元件來導通NMOS器件100的虛ESD指151及主動指153。更確切地說，構成基材泵340的分布式P+局部基材連接線120同步觸發NMOS器件100的主動指153及被動指151二者。還應注意，也可使用一基材環代替分布式P+區120來為NMOS器件100的主動指153及被動指151提供分布式偏壓。
還應注意，在所示的該實施例中，可選擇PMOS驅動器700的柵極耦合至前置驅動器600及NMOS器件主動指153的柵極。或者，可將一單獨的前置驅動器(未圖示)耦合至可選擇PMOS器件700的柵極。
在圖4-6所示的各實施例中，在正常電路運行期間，I/O焊墊20處的電位低于電源線VDD90處的電位。在多指式NMOS晶體管器件100及ESD電路的替代實施例中，可能存在I/O焊墊20處的電位高于電源線VDD90處電位的過電壓狀態。過電壓狀態通常發生于自外部源(電路)至IC10的焊墊20處，而非由IC10自身產生。在該替代實施例中，可認為IC10的I/O電路為過電壓容限(OVT)型，并可在正常IC運行期間用于過電壓狀態中而不會造成電路故障或裝置降格。
圖7展示圖3所示多指式NMOS器件100及ESD控制電路300的一第四實施例的示意圖。具體而言，該發明性電路包含依據圖3所示方塊圖構造的一級聯NMOS晶體管器件100、一ESD檢測器310、一轉移電路320、一受控柵極電壓限制器330、一前置驅動器控制裝置500及一前置驅動器600。更具體而言，除下文所述明顯差別外，圖7所示方塊元件的構造與圖5所示示意圖相同。
NMOS晶體管器件100例示性包含被動指1051及主動指1053。其中每一指均包含兩個串聯耦合于焊墊20與大地15之間的級聯NMOS晶體管(即第一及第二級聯晶體管1012及1014)。舉例而言，被動指1051包含第一及第二級聯晶體管1012p及1014p，而主動指1053包含第一及第二級聯晶體管1012a及1014a。應注意，為清楚起見，使用下標“a”及“p”將級聯晶體管分別標識為主動晶體管及被動晶體管。
在一實施例中，每一NMOS晶體管1012及1014的布置結構均與參照圖1及圖2A-2C所述及所示的布置結構相同。還應注意，鎮流漏極及源極電阻RD及RS用于增強NMOS的ESD魯棒性。或者，也可使用硅化物阻斷或一全硅化NMOS晶體管器件100。NMOS晶體管通常級聯連接，以限制每一級的漏極—柵極電壓并防止損壞柵極氧化物層。
圖7所示電路被稱作開放漏極NMOS器件，這是因為與圖9所例示性展示的在電源線VDD90與焊墊20之間另外耦合有一PMOS驅動器700的器件不同，其焊墊20僅耦合至級聯NMOS器件100的(第一晶體管1012的)漏極。圖7所示電路用于無需使用PMOS驅動器700來實現IC功能度的應用。
ESD檢測器310包含PMOS晶體管311及復數個二極管372。具體而言，PMOS晶體管的源極耦合至焊墊20，而漏極耦合至轉移電路320。PMOS晶體管的柵極耦合至復數個二極管372，該些二極管372又耦合至電源線VDD90，其中該些二極管372的陰極指向VDD線，陽極則指向PMOS311的柵極及N-阱連接線377。
在IC10加電的正常電路運行期間，如果焊墊20處的電壓高于電源線電壓VDD90，則該復數個二極管372加上一形成于PMOS ESD檢測器晶體管311中的源極—N阱二極管371構成一自焊墊20至電源線VDD90的二極管鏈373。該復數個二極管372兩端的電壓降用于保證在正常電路運行狀態下出現過電壓狀態期間PMOS檢測器晶體管311不會導通。典型過電壓狀態高于電源線VDD90的電位3伏特以內。在ESD事件期間，將存在一相似但明顯較高的過電壓狀態，同時電源線VDD90被電容耦合接地。將有電流通過二極管鏈373流至電容耦合接地的VDD線90，且源極/N阱二極管371兩端的電壓降將提供導通PMOS檢測器晶體管311所需的源極—柵極電壓。
在正常運行中出現過電壓狀態期間，二極管鏈373中的所有二極管均以微正向偏壓模式但實際非導通狀態運行，以便在每一二極管兩端形成0.2-0.4伏特的電壓。在圖7中，該復數個二極管例示性包含四個二極管，且PMOS晶體管311構成二極管鏈373中的一第五二極管，以便可在焊墊20與電源線VDD90之間出現一介于1.0至2.0伏特之間的電壓且不會出現自該焊墊至VDD線的明顯電流。二極管鏈373中二極管的數量為一設計因素，其取決于施加至IC10的外部過電壓及PMOS檢測器晶體管311的臨限電壓，而PMOS311的二極管371的電壓降不得超過PMOS檢測器晶體管311的臨限電壓。
舉例而言，如果在焊墊20的電位為5.0伏特而電源線VDD90的電位為3.3伏特時出現過電壓狀態的話，則過電壓為1.7伏特。亦即，二極管鏈373的五個二極管(即，四個形成該復數個二極管372的二極管加上二極管371)中，每一二極管的電壓降均將為0.34伏特。此外，在本實例中假定PMOS檢測器晶體管311的臨限電壓為0.5伏特。因此，一包含5個二極管的二極管鏈373(如圖7所示)足以均衡焊墊20與電源線VDD90之間的電壓且不會出現明顯的電流，同時還可使PMOS檢測器晶體管311保持處于關斷狀態。
因此，由于ESD檢測器310的二極管鏈373可防止電流自焊墊20流至電源線VDD90，因而圖7所示ESD檢測器實施例兼容正常IC運行中的過電壓容限狀態。ESD檢測器310可感測出IC是運行于正常IC加電狀態(包括過電壓狀態)還是處于未加電(過電壓)ESD狀態。
前置驅動器600耦合至NMOS器件100主動指1053的第二級聯晶體管1014a的柵極，而在一實施例中，主動指1053的第一級聯晶體管1012a的柵極通過一電阻器1020耦合至電源線VDD90。電阻器1020可為任一電阻性元件(通常大于1千歐姆)，并且是為避免在ESD期間丟失柵極對電容耦合接地電源線90的偏壓所必需的，而在正常運行狀態期間，根據級聯NMOS晶體管100的運行需要，柵極被偏壓至VDD。
受控電壓限制電路330包含耦合于節點316與大地15之間的并聯電阻器800。此外，如上文參照圖5所述，級聯的第一及第二電壓限制NMOS晶體管333及334耦合于節點312處的偏壓線40與大地15之間。換言之，級聯的第一及第二電壓限制NMOS晶體管333及334耦合于主動指1053的第二NMOS晶體管1014a的柵極與大地15之間。
一第三及一第四電壓限制NMOS晶體管335及336也均與第一電壓限制NMOS晶體管333串聯耦合(級聯)。具體而言，NMOS晶體管335的漏極耦合至節點315(即NMOS器件100的第一級聯主動NMOS晶體管及虛ESD NMOS晶體管1012的柵極)。NMOS晶體管336的漏極耦合至虛ESD指的第二晶體管1014p的柵極。第三及第四電壓限制NMOS晶體管335及336的源極耦合至第二電壓限制NMOS晶體管334的源極及第一電壓限制NMOS晶體管333的漏極。第二至第四電壓限制NMOS晶體管334-336的柵極耦合至節點316。
在正常IC運行期間，如參照圖3-6所示實施例所述，主動指1053及虛ESD指1051的第一晶體管1012a及1012p導通，主動指1053的第二晶體管1014a為信號提供開關動作。ESD虛指1051的第二晶體管1014p因其柵極通過一電阻器801被拉至大地15而關斷，以便在正常IC運行期間不使用ESD虛指1051。PMOS ESD檢測器311關斷，由此將轉移電路320及電壓限制器330與NMOS器件100解耦。
此外，在正常IC運行期間，電壓限制晶體管的第一晶體管333導通，而電壓限制器330的第二至第四電壓限制晶體管334至336關斷。具體而言，第一電壓限制晶體管333的柵極通過硬接線被拉高，同時第二至第四電壓限制晶體管334至336的柵極通過并聯電阻器R800被拉低至大地15。因此，電壓限制器330不會干擾IC的正常運行。由于第二電壓限制NMOS晶體管334關斷，因此來自前置驅動器600的驅動電流完全流至多指式NMOS器件100的主動指153，而非通過電壓限制器330流至大地15(即流經電壓限制NMOS晶體管333及334)。如果前置驅動器600包含一反相電路，則可如參照圖5及圖7所述，使用可選擇的前置驅動控制器500為NMOS器件100主動指的第二晶體管1014a提供附加偏壓。
在未加電ESD狀態期間，IC10斷電。當在焊墊20處發生ESD事件時，PMOS晶體管ESD檢測器311的柵極通過寄生電容器900被拉低至大地15，由此導通ESD檢測器310。ESD檢測器310將一部分ESD電流傳遞至轉移電路320(通過二極管321，322及325)，由轉移電路320導通NMOS器件100的主動及被動虛ESD級聯指1053及1052二者。
考慮到主動指1053及虛ESD指1051的晶體管1012及1014的偏壓及導通，轉移電路320包含二極管321，322及325。二極管321的陽極及陰極分別耦合至節點318及節點312，節點312又耦合至NMOS器件100主動指1053的第二級聯NMOS晶體管1014a的柵極。二極管322的陽極及陰極分別耦合至節點318及節點314，節點314又耦合至虛ESD指1051的第二級聯NMOS晶體管1014p的柵極。
二極管325的陽極及陰極分別耦合至節點318及第一NMOS晶體管1012的柵極。具體而言，二極管325耦合至形成于電阻器1020與NMOS器件100的第一NMOS晶體管1012的柵極之間的節點315處。在ESD事件期間，電源線VDD90電容耦合至大地15。電阻器1020可防止電流自節點318經由二極管325并通過電源線VDD 90流至大地15。因此，電阻器1020可保證第一晶體管1012a及1012p的柵極偏壓。
此外，在ESD事件期間，電壓限制電路330的所有晶體管333至336均導通。具體而言，第一電壓限制晶體管333的柵極通過硬接線被拉高，而第二至第四電壓限制晶體管334至336的柵極則在節點316處其各自的柵極處被拉高。因此，電壓限制器330僅在ESD期間有效且不會干擾IC的正常運行。當第二至第四電壓限制晶體管334至336導通時，主動指1053及虛ESD指1051的第一及第二級聯NMOS晶體管1012及1014的柵極偏壓受到限制，但仍足以保證級聯NMOS晶體管100的所有指一致導通。
應注意，參照圖6所述的基材偏壓方法也可取代上文所述的柵極偏壓方法作為一用于級聯NMOS晶體管1012及1014一致導通的可能實施例。同樣，如已根據圖6所述，圖1及圖2A-2C所示的說明性布置可實現分布式基材偏壓以及被動指1051的所有級聯晶體管1012p及1014p及主動指1053的級聯晶體管1012a及1014a的同步導通。實質上，所用偏壓方案與圖6相同，且將不會干擾前置驅動器。
圖8展示具有一基材泵的圖3所示多指式NMOS器件及ESD控制電路的一第五實施例的示意圖。具體而言，圖8與圖6所示具有一可對NMOS器件100的主動指153及被動指151二者施加偏壓的基材泵340的電路相似。此外，圖8與圖7所示實施例相同，只是未裝設轉移電路320、電壓限制器330、前置驅動器控制裝置500及接地電阻器801。
參見圖8，主動指1053及被動指1051的第一級聯晶體管1012通過電阻器1020耦合至電源線VDD90。如上文參照圖7所述，一二極管321的陽極與陰極分別耦合至PMOS ESD檢測器晶體管311的漏極及第一級聯晶體管1012a及1012p的柵極。也如上文參照圖7所述，主動指1053第二級聯NMOS晶體管1014a的柵極耦合至前置驅動器600。而被動指1051第二級聯NMOS晶體管1014p的柵極則耦合至大地15。
此外，主動指1053及被動指1051的級聯晶體管1012及1014的局部基材均通過基材泵340耦合至形成于PMOS ESD晶體管311的漏極與接地電阻器800之間的節點316。在IC10未加電時發生ESD事件期間，基材泵340以一種與參照圖6所述相似的方式對主動指1053及被動指1051同步施加自偏壓。亦即，相互電連接的分布式P+基材連接線120(圖1)同步導通NMOS器件100的主動指1053及被動指1051。盡管圖1展示一單個MOS多指式布置，然而所屬技術領域的技術人員應了解，一級聯MOS多指式布置包含兩個其中間設置有一附加N+區的柵極，而P+基材連接線區120則以與圖1所示相似的方式散布在該附加N+區內。
圖9展示圖3所示多指式NMOS器件及ESD保護電路的一第六實施例的示意圖。除下文所述的明顯差別外，該示意圖與參照圖7所述及所示的示意圖均相同。
I/O焊墊20能夠自IC10向其它電路輸出信號，并能夠接收自其它電路(未圖示)輸入至IC10的輸入信號。當I/O焊墊20接收到一輸入信號時，該信號可能高于電源線VDD90，從而在焊墊20與電源線VDD90之間存在過電壓狀態。如果出現一過電壓狀態，則必須采取預防措施來防止輸出電路故障，例如輸入信號沉入VDD線內。如果不存在PMOS驅動器700，則提供一種如上文結合圖7所述的解決方案。
如果將PMOS驅動器700用于IC10的功能方面，則亦包含一N-阱偏壓發生器(阱泵)338以避免過電壓信號自焊墊20沉入電位低于焊墊20的電源線VDD90內。阱泵338在PMOS ESD檢測器311的節點336處耦合至N-阱。阱泵338可跟蹤I/O焊墊20處的電位并感測出過電壓狀態。應注意，所屬技術領域的技術人員將了解如何構造阱泵338的電路。
具體而言，PMOS晶體管ESD檢測器311具有一形成于PMOS ESD檢測器晶體管311的源極與N-阱之間的源極-N-阱二極管371。在正常IC運行期間且當I/O焊墊20用作一用于接收一輸入信號的焊墊時，過電壓狀態將對該源極-N-阱二極管施以正向偏壓并將輸入信號傳導至電源線VDD90，而非傳導至IC中本應接收該輸入信號的電路。
為緩解該問題，阱泵338的電路感測施加至I/O焊墊的電壓，并在焊墊20處出現過電壓狀態期間將PMOS ESD檢測器晶體管311的N-阱耦合至輸入焊墊20。反之，當在正常電路運行期間不存在過電壓狀態時，阱泵338將PMOS ESD檢測器晶體管311的N-阱耦合至電源線VDD90。
也可能會出現另一問題，即在ESD事件期間，由于阱泵338的存在，PMOS ESD檢測器晶體管311的N-阱及柵極過快地跟隨焊墊20處的電位，從而使PMOS ESD檢測器311可能不能確定焊墊20處正在發生的是過電壓狀態還是實際ESD事件。因此，在正常運行期間PMOSESD檢測器311可正確保持關斷。然而，當實際上在焊墊20處存在一通常高于正常運行狀態的相似的過電壓狀態時，即使感測出一ESD事件，PMOS ESD檢測器晶體管311也可能會錯誤地保持關斷。
為緩解該問題，在一實施例中，一電壓限制電阻器375耦合于PMOS ESD檢測器311的N-阱的節點336處并耦合至PMOS ESD檢測器311的柵極。電壓限制電阻器375的電阻值處于1千歐姆至100千歐姆范圍內，并用于提供PMOS ESD檢測器晶體管311的柵極偏壓。換言之，在正常IC運行期間，焊墊20處的過電壓狀態僅在電壓限制電阻器375兩端產生一低于PMOS311臨限電壓的較小電壓降，從而使PMOS ESD檢測器晶體管311保持關斷。
具體而言，在IC10未加電時焊墊20處發生ESD事件期間，為使PMOS晶體管311導通，PMOS晶體管311的柵極電位必須低于源極電位。然而，阱泵338會將焊墊20處的ESD事件感測為一過電壓狀態，并會試圖將PMOS ESD檢測器晶體管311的N-阱及柵極耦合至焊墊20，從而關斷PMOS ESD檢測器晶體管311。而在焊墊20處發生ESD事件期間關斷PMOS ESD檢測器晶體管311會損害IC10的電路。
為解決該問題，在一實施例中，PMOS ESD檢測器晶體管311的N-阱與柵極之間的電壓限制電阻器375限制阱泵338至二極管鏈372的電流。在ESD事件期間，過電壓狀態較強且此時電阻器375中的電流，即二極管鏈372至VDD線的電流極大程度上由某一部分ESD電流支持。因此，在電阻器375兩端產生一高于PMOS臨限電壓的電壓降，從而導通PMOS檢測器晶體管311。
圖10展示圖3所示多指式NMOS器件及ESD保護電路的一第七實施例的示意圖。圖10展示一用于解決在IC未加電狀態下焊墊20處發生ESD事件期間阱泵338錯誤關斷PMOS ESD檢測器晶體管311問題的第二實施例。除下文所述的明顯差別方面之外，圖10所示電路與圖9所示及所述電路相同。
具體而言，在圖9所示電路中增設一N-阱下拉環路1400。盡管圖10未顯示ESD保護電路300的電壓限制電路330，然而所屬技術領域的技術人員應知道，本發明的本實施例中也可保護該ESD保護電路300的電壓限制電路330。N-阱下拉環路1400包含兩個級聯NMOS晶體管1461及1462及接地電阻器800。第一級聯NMOS晶體管1461的源極耦合至大地15，柵極耦合至電壓限制電路330的節點316。第一級聯NMOS晶體管1461的漏極耦合至第二級聯NMOS晶體管1462的源極。第二級聯NMOS晶體管1462的柵極耦合至漏極，漏極則耦合至PMOSESD檢測器晶體管311處的節點336。
在一替代實施例中，一擊穿器件399裝設于PMOS ESD檢測器晶體管311的N-阱連接性377與大地15之間。擊穿器件399可與下拉環路1400共同裝設或代替下拉環路1400，并可包含一齊納二極管、一普通的面結型二極管、一接地柵極NMOS器件及其它器件。具體而言，擊穿器件399的陰極耦合至PMOS ESD檢測器晶體管311的N-阱連接性377，陽極則耦合接地。擊穿器件399的擊穿電壓高于任一電源電壓及信號電平，但低于任一臨界氧化物擊穿電壓。
在正常IC運行期間，由于第一晶體管1461的柵極通過電阻器800被拉低，因而PMOS ESD檢測器晶體管311及N-阱下拉環路1400關斷。除其本征漏電流外，擊穿器件399不傳導任何電流。除參照圖7所述的過電壓狀態外，PMOS ESD檢測器晶體管311及N-阱下拉環路1400不影響正常電路運行。
在IC未加電狀態下焊墊20處發生ESD事件期間，必須同時考慮PMOS ESD檢測器晶體管311及N-阱下拉環路1400二者。具體而言，一旦PMOS ESD檢測器晶體管311導通，節點316處的電位即會升高，從而導通第一級聯NMOS晶體管1461。而第二級聯NMOS晶體管1462為常通，這是因為其柵極被耦合至漏極處的較高電位。第二級聯NMOS晶體管1462的作用是滿足一柵極氧化物層兩端的最高電壓限制。
PMOS ESD檢測器晶體管311的N-阱(即節點336)通過N-阱下拉環路1400被拉低，且阱泵338的輸出電流大部分被分流接地。因此，在源極-N阱二極管371兩端產生一電壓降，同時可防止在電阻器375兩端形成電壓降。因此，PMOS ESD檢測器晶體管311的柵極保持低于源極，并將更強地導通PMOS ESD檢測器晶體管311以容許流過更大的電流。下拉環路1400通過正反饋增強該效應并使PMOS ESD檢測器晶體管311保持導通狀態。因此，N-阱下拉環路1400可抵消阱泵338將PMOS ESD檢測器晶體管311的柵極及N-阱耦合至焊墊20從而使PMOS ESD檢測器晶體管311保持關斷狀態的趨勢。
如果使用替代擊穿器件399，則在ESD事件期間流經該器件399的電流同樣可防止N-阱電位跟隨焊墊20處的電壓并使N-阱電壓低于焊墊電壓。如同下拉環路1400，擊穿器件399可抵消阱泵338的趨勢。
與下拉環路1400不同，擊穿器件399無需PMOS檢測器311初始微導通即可變為有效。因此，在ESD事件期間，擊穿器件399能夠使PMOS檢測器311的N-阱及柵極低于焊墊電壓，從而導通該PMOS檢測器。此意味著不再需要使用二極管鏈372且可使用一短接線代替阱泵338與PMOS檢測器柵極之間的電阻器375。其重要的電路應用優點在于，由此可使ESD保護電路150滿足所謂的故障安全要求。具體而言，可在正常電路運行期間將電源線VDD90及VDDX91硬接地，同時焊墊20處的電壓仍可高于正常VDD電平，且不會出現故障。
上文參照圖1-10所述及所示的實施例提供了各種可同步導通一NMOS晶體管器件(其用作一輸出驅動器及/或ESD保護器件)的多個指的技術。為便于更佳地了解本發明，用于闡述本發明的各電路被界定為如圖3所示的塊或“模塊”。所屬技術領域的技術人員應知道，也可在圖3所示的每一方塊中使用替代電路實施例。
如果一庫I/O單元具有尚未使用的驅動指，則通常還需使用一第二組元件，包括一第二前置驅動器控制裝置500、轉移電路320及電壓限制器310。第二組元件是必需的，以保證在焊墊20處發生ESD事件期間，NMOS器件100的所有驅動柵極共同偏壓，而非將未使用的驅動指的柵極保持為地電位，以至于未使用的驅動指難以觸發并趨于不參與ESD保護。
在下文中，圖11及圖12提供本發明各部分(即塊)的附加實施例。該些附加實施例例示性包括適用于庫I/O單元的值得注意的互補元件。
圖11展示一耦合至圖3所示NMOS器件100及ESD控制電路300的虛ESD前置驅動器601及前置驅動器控制裝置501的示意圖。具體而言，一虛前置驅動器601被展示為一反相電路，其輸出線41(亦參見圖3)耦合至NMOS器件100的虛ESD指151。前置驅動器控制裝置500的NMOS晶體管501的漏極耦合至虛前置驅動器601的輸入線61，源極耦合至大地15。前置驅動器控制裝置501的柵極耦合至ESD檢測器310，以如上文參照圖5所述通斷前置驅動器控制用NMOS晶體管501。一上拉器件503(例如一電阻器)耦合至一高于大地15的電位(例如電源線VDD90或VDDx91)及虛前置驅動器601的輸入線61。
虛前置驅動器601及前置驅動器控制電路501及503以與參照圖5所示前置驅動器600及前置驅動器控制裝置500所述相似的方式為多指式NMOS晶體管器件100的虛指151提供柵極偏壓。換言之，虛前置驅動器601用于分立式功能驅動器中的虛驅動指151，并設計用于使普通的前置驅動器600適應對NMOS晶體管器件100主動驅動指153的偏壓要求。
圖12A至圖12D展示圖3所示虛ESD前置驅動器601、前置驅動器600及前置驅動器控制裝置500的各種實施例的示意圖。圖12A為一示意圖，其與圖11所示的虛ESD前置驅動器601結合使用。虛ESD驅動器601由一反相器電路構成，該反相器電路包含串聯耦合的PMOS及NMOS晶體管612及614，其中PMOS晶體管612的源極耦合至一電源線(例如VDDx91)，而PMOS晶體管612的漏極則耦合至NMOS晶體管614的漏極，以構成反相器輸出端。晶體管612及614的柵極共同耦合構成反相器輸入端并通過一上拉器件616(例如一電阻器)耦合至電源線VDDx91。
前置驅動器控制裝置501包含NMOS晶體管513及514、PMOS晶體管516及一上拉器件515。其中NMOS晶體管514自前置驅動器601的NMOS晶體管614的源極耦合至大地15，PMOS晶體管516自電源線VDDx91耦合至反相器晶體管612及614的漏極并通過線41耦合至NMOS晶體管器件100的虛ESD指151的柵極。PMOS晶體管516的柵極亦通過上拉器件(例如一電阻器)515耦合至電源線VDDx91。NMOS晶體管513則自上拉器件515及NMOS晶體管514的柵極耦合至大地15。ESD檢測器310通過線30對NMOS晶體管513的柵極施加偏壓。
參見圖12B，應注意，其構造與圖12A所示相同，只是反相器前置驅動器600變為通過線40耦合至多指式NMOS晶體管器件100主動指153的柵極，且該反相器前置驅動器的輸入端60從某些前置驅動器邏輯接收一信號。對于圖12A及12B所示的每一實施例，在ESD事件期間，晶體管513均由PMOS ESD檢測器310導通，由此將晶體管514及516的柵極拉低。PMOS晶體管516被導通，以將線40及/或41耦合至電源線VDDx91，由此對NMOS器件100的未使用的被動指151(虛ESD指)的柵極及主動指153的柵極施加偏壓。此外，晶體管514被關斷，以防反相器件601將線40或41拉低而起到與柵極偏壓晶體管516相對立的作用。
圖12C展示可與多指式NMOS器件100共同使用的替代虛前置驅動器601及前置驅動器控制裝置501。具體而言，虛ESD驅動器601由一反相期電路構成，該反相期電路包含串聯耦合的PMOS及NMOS晶體管612及614，其中NMOS晶體管614的源極耦合至大地15，且NMOS及PMOS晶體管614及612的漏極相互串聯耦合。
前置驅動器控制裝置501包含一串聯耦合至反相器601的PMOS晶體管612的源極及電源線VDDx91的PMOS晶體管531。前置驅動器晶體管612及614的柵極耦合至一下拉NMOS晶體管532，該下拉NMOS晶體管532又進一步耦合至大地15。前置驅動器晶體管612及614的柵極還耦合至一上拉器件515(例如電阻器)，該上拉器件515則耦合至電源線VDDx91。ESD檢測器310耦合至前置驅動器控制晶體管531及532的柵極以控制前置驅動器601的導通。虛前置驅動器601的輸出端連接至多指式NMOS晶體管100的虛ESD指151的柵極。
參見圖12D，其構造與圖12C所示相同，只是反相器前置驅動器600的輸出端變為耦合至多指式NMOS晶體管器件100主動指153的柵極，且該反相器前置驅動器的輸入端60從某些前置驅動器邏輯接收一信號。對于圖12C及12D所示的每一實施例，在ESD事件期間，晶體管531均關斷且晶體管532導通。反相器601及600的輸入端被拉低至大地15。NMOS晶體管614關斷且PMOS晶體管612導通。因此，在線40或41處，整個結構進入一三態高阻抗狀態，以防止前置驅動器601(或600)對轉移電路320的作用產生影響。
還應注意，視其電源及前置邏輯連接線而定，前置驅動器600及虛前置驅動器601構造(如圖12A-12B所示)也可用作轉移電路320。其原因在于它們也向NMOS晶體管100的柵極轉移一定的ESD電壓。一與圖4-10所示的普通ESD轉移電路320的差別在于，ESD電壓并非通過ESD檢測器310提供，而是通過已充電VDD線及前置驅動器600或虛前置驅動器601提供。因此，前置驅動器600或虛前置驅動器601有助于ESD檢測器310及轉移電路320的ESD偏壓。如果不能保證現有前置驅動器600及601構造可用作轉移電路以對輸出驅動器100正確施加偏壓，則為了ESD，應加裝前置驅動器控制裝置500來在ESD期間強制前置驅動器600及601提供一偏壓以獲得所期望的效果。或者，如上文在圖12C-12D中參照圖5所述，可使用一不同的前置驅動器控制裝置500來防止前置驅動器影響轉移電路320的功能。
還應注意，前置驅動器600及虛前置驅動器601用于在主動晶體管部分與虛晶體管部分之間提供盡可能對稱的偏壓狀態，以實現NMOS晶體管100的最一致導通。如果前置驅動器600及虛前置驅動器601均從電源線VDDx91提供支持性偏壓(圖12A及圖12B)或均在ESD事件期間關斷(圖12C及圖12D)，則可最佳地獲得此種對稱狀態。
圖13展示一本發明可控硅整流器(SCR)及PMOS ESD檢測器310的示意圖。該電路包含一SCR1300、一ESD檢測器310、一接地電阻器800及一寄生電容器CDD900。具體而言，使用SCR1300而非圖1-12所示的多指式NMOS晶體管器件100來將ESD電流自I/O焊墊20分流至大地15。如所屬技術領域的技術人員所熟知，一SCR1300可由一PNP晶體管1301及一NPN晶體管1302表示。PNP晶體管1301的發射極耦合至焊墊20，NPN晶體管1302的發射極耦合接地。盡管僅例示性展示出一單個SCR1300，然而所屬技術領域的技術人員應了解，該單個SCR1300也可包含多個SCR指。為更詳細地了解SCR ESD保護器件的制造及運行，讀者可參閱由共同受讓人新澤西(New Jersey)州普林斯頓Sarnoff公司(Sarnoff Corporation of Princeton)于2001年11月5日提出申請的美國專利申請案第10/007,833號，其全部內容均以引用方式并入本文中。
圖13所述電路的構造與參照圖4所述的電路構造相似。具體而言，ESD檢測器310包含一PMOS晶體管311，該PMOS晶體管311的源極耦合至焊墊20及SCR1300的PNP晶體管1301的發射極。PMOS晶體管311的柵極耦合至電源線VDD60，PMOS晶體管311的漏極則通過接地電阻器800耦合至大地15。一第一柵極G1 1306在節點1304處耦合至接地電阻器及PMOS ESD晶體管311的漏極。具體說來，每-SCR指的第一柵極G1 1306均通過一基材泵1340被施加偏壓，如同有關圖1所示NMOS器件100的例示性展示，或如同上述美國專利申請案第10/007,833號中有關SCR的具體論述，該基材泵1340由復數個耦合在一起的散布的局部基材連接線(觸發器分接頭)構成。
在IC10處于未加電狀態時發生ESD事件期間，PMOS ESD檢測器311導通并以一種與參照圖4所示NMOS晶體管100所述相似的方式向SCR1300的第一柵極G1 1306提供一柵極偏壓信號。使用SCR1300的一個優點在于，SCR可與NMOS晶體管100結合使用，從而由SCR1300取代NMOS晶體管100的被動虛ESD指151。SCR1300為一低壓箝位裝置，其還與ESD控制電路300共同構成一低壓觸發裝置，且其僅用于ESD保護。
盡管本文已詳細展示并闡述了各種包含本發明教示的實施例，然而所屬技術領域的技術人員可軽易地構想出許多仍包含該些教示的其它經改動的實施例。
權利要求
1.一種用于ESD保護的具有復數個指的MOS器件100，其中所述復數個指(151，153)中的每一指均包含一P-阱(104)；復數個散布于所述P-阱中的N+漏極區(122)，所述N+漏極區耦合至一高電位；復數個散布于所述P-阱中并基本平行于所述復數個散布的N+漏極區的N+源極區(124)，所述N+源極區耦合至大地(15)；一柵極區(116)，其位于所述復數個散布的N+漏極區與復數個散布的N+源極區之間并位于所述P-阱區之上；及一第一復數個P+局部基材連接線區(120D)，其散布于所述復數個散布的N+漏極區之間并與所述復數個散布的N+漏極區電氣絕緣；一第二復數個P+局部基材連接線區(120S)，其散布于所述復數個散布的N+源極區之間并與所述復數個散布的N+源極區電氣絕緣，其中至少兩個指的所述第一與第二復數個P+基材連接線區之一的至少一個所述P+局部基材連接線區電氣相連，及每一指的所述柵極區，其耦合至任一包含一前置驅動電路(600，601)的元件、大地(15)及所述第一及第二復數個P+局部基材連接線區。(圖1，2A-2C)
2.根據權利要求1所述的MOS器件，其中所述第一與第二復數個P+基材連接線接地，所述第一與第二復數個基材連接線及所述復數個散布的N+漏極區構成一對應復數個二極管(125)。(圖1，2A-2C)
3.根據權利要求1所述的MOS器件，其中所述MOS器件的所述復數個指包含至少一組主動指(153)及虛ESD指(151)。(圖1，2A-2C)
4.根據權利要求4所述的MOS器件，其中所述主動指的柵極耦合至所述前置驅動器。(圖1，2A-2C)
5.根據權利要求4所述的MOS器件，其中在靜電放電(ESD)事件期間，所述至少一組主動指與虛ESD指的至少一組第一及第二復數個局部P+基材連接線電耦合至所述焊墊。(圖1，2A-2C)
6.一種用于一具有被保護電路的半導體集成電路(IC)的ESD保護電路(150)，該ESD保護電路(150)包括一多指式NMOS晶體管(100)，其中每一指均具有分別耦合于所述IC的一I/O焊墊(20)與大地(15)之間的一漏極及源極，及每一指的一用于對所述指施加偏壓的柵極；一具有一PMOS晶體管(311)的ESD檢測器(310)，所述PMOS晶體管(311)包含一耦合至所述IC的I/O焊墊的源極、及一耦合至所述IC的一第一電源電壓(90)的柵極；一寄生電容(900)，其形成于所述IC的電源線與大地之間；及一具有一第一二極管(321)的轉移電路(320)，其中陰極及陽極分別耦合至所述PMOS晶體管的漏極及所述NMOS晶體管每一指的柵極。(圖4)
7.根據權利要求8所述的ESD保護電路，其中所述多指式NMOS晶體管進一步包含復數個主動指(153)及復數個ESD虛指(151)，其中所述主動指的柵極耦合至所述第一二極管及一前置驅動器(600)。(圖4，5)
8.根據權利要求10所述的ESD保護電路，其進一步包含一耦合于所述轉移電路(320)與大地之間的第一接地電阻器(801)。(圖4)
9.根據權利要求11所述的ESD保護電路，其中所述轉移電路進一步包含一第二二極管(322)，其中所述第二二極管的陰極及陽極分別耦合至所述PMOS晶體管(311)的漏極及第一接地電阻器(801)，所述第二二極管進一步耦合至所述ESD虛指(151)的柵極。(圖4，5)
10.根據權利要求12所述的ESD保護電路，其進一步包含一耦合于所述PMOS晶體管的漏極與大地之間的第二接地電阻器(800)。(圖5)
11.根據權利要求13所述的ESD保護電路，其進一步包含一耦合于所述轉移電路與大地之間的電壓限制器(330)。(圖5)
12.一種用于一具有被保護電路的半導體集成電路(IC)的ESD保護電路，該ESD保護電路包含一多指式NMOS晶體管(100)，其中每一指均具有分別耦合于所述IC的一I/O焊墊(20)與大地(15)之間的一漏極及源極，每一多指式NMOS晶體管的柵極耦合至所述IC的一前置驅動器(600)；一PMOS晶體管(311)，其具有一耦合至所述IC的I/O焊墊的源極及一耦合至所述IC的一電源電壓(90)的柵極；一寄生電容(900)，其形成于所述IC的電源線與大地之間；至少一條局部基材連接線(120)，其形成于所述多指式NMOS晶體管附近并耦合至所述PMOS晶體管的漏極。(圖6)
13.一種用于一具有被保護電路的半導體集成電路(IC)的ESD保護電路(150)，該ESD保護電路(150)包含一級聯多指式NMOS晶體管(100)，其中每一指均具有一第一晶體管(1012)及一第二晶體管(1014)，所述第一晶體管(1012)的漏極及所述第二晶體管(1014)的源極分別耦合于所述IC的一I/O焊墊(20)與大地(15)之間，所述第一晶體管的源極耦合至所述第二晶體管的漏極，且每一指的每一晶體管(1012，1014)的一柵極均用于對所述指施加偏壓；一具有一PMOS晶體管(311)的ESD檢測器(30)，所述PMOS晶體管(311)包含一耦合至所述IC的I/O焊墊的源極，及一耦合至所述PMOS晶體管的柵極的N-阱連接線(377)；一寄生電容(900)，其形成于所述IC的電源線與大地之間；一轉移電路(320)，其包含一第一二極管(321)，其陽極及陰極分別耦合至所述PMOS晶體管的漏極及所述NMOS晶體管(100)每一指的第二晶體管(1014)的柵極；及一第二二極管(325)，其陽極及陰極分別耦合至所述PMOS晶體管的漏極及所述NMOS晶體管每一指的第一晶體管(1012)的柵極；及復數個串聯耦合的二極管(372)，其耦合于一電源線(90)與所述PMOS晶體管(311)的柵極之間，其中所述串聯耦合的二極管的陰極及陽極分別指向所述電源線(90)及所述PMOS晶體管(311)的柵極。(圖7，9)
14.一種用于一具有被保護電路的半導體集成電路(IC)(10)的ESD保護電路(150)，該ESD保護電路(150)包含一級聯多指式NMOS晶體管(100)，其中每一指均具有一第一晶體管(1012)及一第二晶體管(1014)，所述第一晶體管(1012)的漏極及所述第二晶體管(1014)的源極分別耦合于所述IC的一I/O焊墊(20)與大地(15)之間，所述第一晶體管的源極連接至所述第二晶體管的漏極，且每一指的每一晶體管(1012，1014)的一柵極均用于對所述指施加偏壓；一PMOS晶體管(311)，其具有一耦合至所述IC的I/O焊墊的源極，及一耦合至一N-阱連接線的柵極；一包含復數個串聯耦合的二極管的二極管鏈(372)，其耦合于所述電源線(90)與所述PMOS晶體管(311)的柵極之間，其中所述串聯耦合的二極管的陰極及陽極分別指向所述電源線(90)及所述PMOS晶體管(311)的柵極；一寄生電容(900)，其形成于所述IC的電源線與大地之間；及至少一條局部基材連接線(120)，其形成于所述多指式NMOS晶體管附近并耦合至所述PMOS晶體管的漏極。(圖8)
全文摘要
本發明揭示一種ESD保護電路(150)，其包括一用于一具有被保護電路的半導體集成電路(IC)的同步偏壓多指導通MOS器件。該ESD保護電路包括一多指式NMOS晶體管(100)，其中每一指均具有用于分別耦合于IC的一I/O焊墊(20)與大地(15)之間的一漏極及源極，以及一用于對該指施加偏壓的柵極；一ESD檢測器(310)，其包含一PMOS晶體管(311)，該PMOS晶體管(311)具有一用于耦合至IC的I/O焊墊的源極及一耦合至IC的一電源電壓(90)的柵極；一寄生電容(900)，其形成于IC的電源線與大地之間；一具有一第一二極管(321)的轉移電路(320)，其耦合于PMOS晶體管的漏極與NMOS晶體管每一指的柵極之間。
文檔編號H01L21/70GK1524294SQ02813553
公開日2004年8月25日 申請日期2002年7月1日 優先權日2001年7月5日
發明者J·阿默, M·P·J·默根斯, P·C·尤伊維亞克, C·C·魯斯, J 阿默, J 默根斯, 尤伊維亞克, 魯斯 申請人:薩諾夫公司