專利名稱：具有分離柵的自對準雙柵金屬氧化物半導體場效應晶體管的制作方法
技術領域：
本發明一般涉及具有電氣分離的頂柵和底柵的自對準雙柵金屬氧化物半導體(DG-MOSFET)。另外，本發明中，頂柵和底柵可以由不同材料形成。
雙柵金屬氧化物半導體場效應晶體管(DG-MOSFET)是一種具有控制溝道中的載流子的頂柵和底柵的MOSFET。雙柵MOSFET具有優于常規單柵MOSFET的幾個優點較高的跨導，低寄生電容，避免摻雜劑波動效應，具有優異的短溝道特性。另外，可以得到溝道長度低達20nm且溝道區中不必摻雜的良好短溝道特性。于是可以防止隧穿、摻雜劑量子化、及與溝道摻雜有關的雜質散射問題。
常規系統試圖使具有頂柵和底柵的雙柵結構與溝道區自對準。然而，仍沒有實現這種自對準結構的令人滿意的方法。先前的努力一般集中在以下幾方面。第一方面包括將硅(Si)腐蝕成立柱結構并在其周圍淀積柵(垂直場效應晶體管(FET))。第二方面是將絕緣體上的硅膜腐蝕成細棒形，使源/漏接觸位于棒的兩端，并在該細Si棒的所有三個表面上淀積柵材料。另一種方式是制造常規的單柵MOSFET，然后利用鍵合-深腐蝕技術，形成第二柵。第四種常規方法起始于薄SOI膜，然后通過腐蝕掩模氧化物在其下構圖和挖隧道，從而形成懸空的Si橋。然后，該方法在懸空的Si橋周圍淀積柵材料。
上述所有方法都存在嚴重缺陷。例如，第一和第二種方法需要厚度為10nm的垂直立柱或Si棒，但難以在很好控制厚度的條件下達到這種尺寸，難以防止反應離子刻蝕(RIE)損傷。同時，在垂直(第一種方法)情況下，難以實現與掩埋在立柱下的源/漏端子的低串聯電阻接觸。在后一種(第二種方法)情況下，器件寬度受到Si棒高度的限制。在第三種情況下，厚度控制和頂/底柵自對準是主要問題。在第四種情況下，對柵長的控制很差，兩個柵是電連接的，并必須由相同材料形成。
由K.K.Chan,G.M.Cohen,Y.Taut,H.S.P.Wong于1999年3月19日中請的、題為“Self-Aligned Double-Gate MOSFET by SelectiveEpitaxy and Silicon Wafer Bonding Techniques”的09/272297號共同待審申請(以下稱為Chan)，采用了一種制造具有與溝道區自對準的頂柵和底柵的雙柵MOSFET結構的方法，這里引入該文獻作參考。該方法克服了大部分上述問題。但，頂柵和底柵仍然物理連接。這是由于只在一個工藝步驟中淀積柵材料作為“全圍溝道(all-around the channel)”柵的緣故。
因為以下原因某些應用中不希望這樣。首先，從電路設計的觀點出發，兩個電分離的柵較好。第二，底柵和頂柵基本上由相同材料構成，所以只能制造對稱的DG-MOSFET。無法實現底柵材料與頂柵不同的不對稱DG-MOSFET。
Chan披露了通過形成懸空硅橋(溝道)，然后圍繞它保形地淀積柵材料，從而形成“全圍溝道”柵的方法。為實現良好的閾值電壓控制，溝道厚度應薄至3-5nm。還不清楚這種薄橋能否以足夠高的成品率進行加工。所以，會造成對Chan所提出方法的限制。
所以，需要能夠通過分別淀積頂柵和底柵形成的自對準DG-MOSFET。這種結構將產生許多優點。例如，分別形成各個柵，可以使各個柵電分離；可以以不同材料和不同厚度制造各柵，可以提供平面化的、容易連接器件的結構。此外，能夠形成非常薄溝道的DG-MOSFET也是所需要的。
因此，本發明的目的是提供一種雙柵集成電路結構及其制造方法，所說方法包括形成具有溝道層和在溝道層每一側上的第一絕緣層的層疊結構；在層疊結構上形成開口；在開口中形成漏和源；去掉層疊結構的某些部分，使溝道層的第一部分露出；在溝道層上形成第一柵介質層；在第一柵介質層上形成第一柵極；去掉層疊結構的某些部分，使溝道層的第二部分露出；在溝道層上形成第二柵介質層；在第二柵介質層上形成第二柵極；利用自對準離子注入，摻雜漏區和源區，其中第一柵極和第二柵極是分別形成的。
柵介質一般由SiO2構成，但也可以由其它介質材料形成。另外，與頂柵有關的柵介質不同于與底柵有關的柵介質。于是可以由不同厚度和不同材料構成柵介質。
從以下結合附圖對本發明優選實施例的詳細介紹中，可以更好地理解本發明的上述和其它目的、方案與優點，其中

圖1是展示用于制造膜疊層的一部分淀積和鍵合的示意圖；圖2是展示用于制造膜疊層的一部分淀積和鍵合的示意圖；圖3是展示用于制造膜疊層的一部分淀積和鍵合的示意圖；圖4是展示用于制造膜疊層的一部分淀積和鍵合的示意圖；圖5是展示用于制造膜疊層的一部分淀積和鍵合的示意圖；圖6是展示用于制造膜疊層的一部分淀積和鍵合的示意圖；圖7是沿圖8中的線L-L取的剖面示意圖；圖8是根據本發明制造的DG-MOSFET的俯視示意圖；圖9是沿L-L線取的圖10的剖面示意圖；圖10是根據本發明制造的DG-MOSFET的俯視示意圖，展示通過外延將SOI溝道延伸到源和漏區中的情況；圖11是展示側壁墊的示意圖；圖12是展示用源/漏材料填充源和漏溝槽及隨后利用CMP平面化的示圖；圖13是展示源和漏凹部的示圖；圖14是展示填充有介質材料的源和漏凹下區的示圖；圖15是展示上部氮化膜腐蝕情況的示圖；圖16是展示側壁形成情況的示圖；圖17是展示生長了頂柵介質后的結構的示圖；圖18是展示淀積了頂柵材料并通過CMP平面化后的結構的示圖；圖19是展示具有用于限定器件臺面的氮化物硬掩模的結構的示圖；圖20是沿線L-L取的圖19的剖面圖；圖21是展示臺面腐蝕后沿線L-L線的結構的示圖；圖22是展示臺面腐蝕后沿線W-W線的結構的示圖；圖23是展示沿線L-L的側壁的示圖；圖24是展示沿線W-W的側壁的示圖；圖25是展示將臺面連續腐蝕成盒狀后沿L-L的結構的示圖；圖26是展示將臺面連續腐蝕成盒狀后沿L-L的結構的示圖；圖27是展示沿線L-L的結構及通過氧化隔離暴露的源和漏側壁的情況的示圖；圖28是展示沿線W-W的結構及通過氧化隔離暴露的源和漏側壁的情況的示圖；圖29是展示通過濕法腐蝕去除了底部氮化膜后沿線L-L的結構的示圖；圖30是展示通過濕法腐蝕去除了底部氮化膜后沿線W-W的結構的示圖；圖31是展示底柵介質生長后、底柵材料淀積后、及其通過CMP平面化后沿線L-L的結構的示圖；圖32是展示底柵介質生長后、底柵材料淀積后、及其通過CMP平面化后沿線W-W的結構的示圖；圖33是展示去除了源漏凹下區域中的介質，并形成了側壁后沿線L-L的結構的示圖；圖34是展示去除了源漏凹下區域中的介質，并形成了側壁后沿線W-W的結構的示圖；圖35是沿線L-L展示自對準源/漏注入情況的示圖；圖36是沿線L-L展示自對準硅化物形成情況的示圖；圖37是沿線L-L展示自對準硅化物形成情況的示圖。
圖38是沿線L-L展示用介質材料填充凹下的源和漏區的情況的示圖；圖39是展示用于腐蝕過量底柵材料的氮化物硬掩模的俯視圖和沿線L-L的剖面圖；圖40是展示用于腐蝕過量底柵材料的氮化物硬掩模的沿線W-W的俯視圖；圖41是沿線L-L展示利用介質淀積和CMP鈍化和平面化器件的情況的示圖；圖42是沿線W-W展示利用介質淀積和CMP鈍化和平面化器件的情況的示圖；圖43是沿線L-L展示利用介質淀積和CMP鈍化和平面化器件的情況的示圖；圖44是沿線W-W展示利用介質淀積和CMP鈍化和平面化器件的情況的示圖；圖45是展示用于接觸器件源、漏及頂柵和底柵的接觸孔(通路)開口的示圖；圖46是展示用于接觸器件源、漏及頂柵和底柵的接觸孔(通路)開口的示圖；圖47是展示用于接觸器件源、漏及頂柵和底柵的接觸孔(通路)開口和金屬的示圖；圖48是沿線W-W展示局部完成的本發明結構的示圖；圖49是本發明結構的俯視圖。
下面介紹本發明的具有電分離的頂柵和底柵的自對準雙柵金屬氧化物半導體(DG-MOSFET)及其制造方法。并且，頂柵和底柵由不同材料構成。如圖1-6所示，本發明從形成一系列層開始。首先，本發明在稱為施主晶片的單晶片5A上形成薄二氧化硅1(例如厚約2nm)。第二，在二氧化硅層1上形成氮化硅層2(例如厚可以約為100nm)。第三，在氮化層2上形成厚二氧化硅層3(例如厚約400nm)。第四，將該結晶晶片鍵合到支撐晶片4上。該鍵合利用硼腐蝕停止、靈活的切割(smartcut)等標準的硅晶片鍵合技術和所屬領域技術人員公知的其它技術實施(關于鍵合技術的具體討論，參見Jean-Pierre Colinge的Silicon-On-Isulator Technology,2ndEd Kluwer Academic Publishers,1997,這里引入作參考)。然后，將SOI層5形成為MOSFET溝道希望的厚度。例如，如果采用靈活的切割技術，將薄Si層從施主晶片5A表面上轉移到支撐晶片4上。轉移的Si層一般鍵合到例如SiO2等絕緣膜上，因此稱作絕緣體上硅(SOI)。轉移SOI膜的厚度由作為靈活切割技術的一部分的氫注入的深度決定。一旦SOI膜轉移到支撐晶片4上，便可以通過氧化和剝離進一步減薄之。SOI膜厚一般利用橢球測量儀或X射線衍射技術監測(見G.M.Cohent等人，Applied Physics Lrtters,75(6),p.787,8月1999，這里入引作參考)。
然后，在SOI層5上形成薄二氧化硅層6(約2nm)。然后在二氧化硅層6上形成厚氮化硅層7(例如約150nm)。
完成第一系列層后，本發明將兩個區8腐蝕成層疊膜。如圖7-8所示，腐蝕停止(或其它類似的控制結構)的位置在掩埋氧化物(BOX)3中的某一距離。兩個區之間的距離將變成所制造的MOSFET柵的長度(Lg)。
為了清楚起見，本公開沿不同剖面線展示本發明的結構和方法。例如，圖7,9,11-18,20,21,23,25,27,29,31,33-38,40,41,43,45和47是沿線L-L切割圖8和9中所示結構俯視圖的示圖。
本發明接著開始一系列步驟再成形被腐蝕區。首先，如圖9和10所示，從單晶SOI5溝道選擇性生長外延硅(epi)延伸9。外延延伸9延伸到被腐蝕區8，并在被腐蝕區的整個周邊生長。外延延伸9的尺寸較好是約50nm。該延伸也可以通過生長例如SiGe、SiGeC等其它合金或所屬領域技術人員公知的其它合適材料實現。
然后，本發明在被腐蝕區8的側壁上形成側壁墊10，如圖11所示。這一步驟通過在整個結構上淀積介質(圖中未包括)實現。該介質的厚度決定著所得襯墊10的厚度。該介質也可以是一種復合體(例如順序淀積氧化層和氮化層)，以提供腐蝕選擇性。在優選實施例中，采用反應離子刻蝕形成側壁墊10。另外，進行各向同性腐蝕(反應離子刻蝕或濕法化學腐蝕)，去掉SOI溝道的露出的硅延伸上的殘留襯墊介質。
然后，如圖12所示，本發明形成源/漏區11。這一步驟通過首先在腐蝕區8中淀積非晶硅或多晶硅11實現。如圖12所示，淀積非晶硅，直到非晶硅的高度高于氮化物7的上表面。第二，采用化學機械拋光(CMP)平面化該上表面。CMP工藝主要去除非晶Si，并對氮化物7具有選擇性。然后，如圖13所示，采用反應離子刻蝕在源/漏區11中形成凹部12。最后，如圖14所示，在凹下區12淀積介質13(例如氧化物)，使該介質與凹下區12完全一致。然后，通過CMP平面化該介質。
另外，本發明再成形結構的上部，如圖15所示。首先，通過濕法化學腐蝕(例如熱磷酸)去除上部的氮化物7。第二，如圖16所示，形成側壁14。該側壁是通過以下步驟得到的，在整個結構上保形地淀積介質，然后腐蝕介質形成側壁。該介質的厚度決定著側壁14的厚度。第三，濕法化學腐蝕(例如氫氟酸)去除上部的犧牲基層氧化物6。然后，在SOI溝道5的上表面上，生長頂柵介質15，如圖17所示。保形地淀積頂柵材料16(例如摻雜的多晶硅或鎢)，從而形成柵極，如圖18所示。最后，化學機械拋光平面化上表面。CMP工藝利用對氮化物7具有選擇性的漿料主要去除了頂柵材料。然后，在結構上設置臺面硬掩模17，如圖19和20所示。臺面硬掩模由較好是厚100nm并且隨后被構圖的淀積氮化膜構成。圖22,24,26,28,30,32,42,44,46和48都是沿圖19所示線W-W取的剖面圖。
更具體說，本發明利用臺面硬掩模17隔離各器件。該結構的構圖方法如下(1)反應腐蝕刻蝕(RIE)穿過SOI膜，停止在氮化膜，如圖21和22所示；(2)在整個結構上，保形地淀積例如厚較好是75nm的低溫氧化物(LTO)等介質，然后腐蝕該介質形成側壁18，如圖23和24所示；(3)通過腐蝕到BOX3中一定距離，完成臺面腐蝕，如圖25和26所示。該工藝期間，底部氮化物2的側壁也露出。
如圖27和28所示，本發明生長熱氧化物19用于隔離露出的源和漏側壁。然后，如圖29和30所示，濕法化學腐蝕(例如熱磷酸)去掉底部氮化物2和上部氮化物硬掩模17。去除底部氮化物2的結果是在寬度方向沿器件形成隧道20，沿長度方向形成懸空橋。另外，濕法化學腐蝕(例如氫氟酸)去除底部犧牲基層氧化物L。
然后，如圖31和32所示，本發明形成底柵22。底柵22的形成方法如下。首先，在SOI溝道5的下表面上形成底柵介質21。保形地淀積底柵材料22(例如摻雜的多晶硅，鎢等)，形成底柵。然后，CMP平面化上表面。CMP工藝主要去除了底柵材料，該CMP對LTO具有選擇性。
如圖33所示，腐蝕源/漏帽蓋介質LTO13。在整個結構上保形地淀積介質，形成側壁23，如圖34所示。再說一次，該介質的厚度決定了所得襯墊的厚度。然后腐蝕該介質，形成最后的側壁結構23。
然后，采用自對準離子注入24，摻雜源/漏區11，從而重摻雜硅11，如圖35所示。為掩蔽SOI溝道區與離子注入，頂多晶硅柵16用作自對準注入掩模。側壁墊23使源/漏注入偏移溝道區。該注入后是快速熱退火，用于激活摻雜劑。
然后，進行自對準硅化工藝，在源/漏和柵11上形成硅化物26，如圖37所示，該步驟可利用所屬領域技術人員公知任何標準工藝進行。例如，在硅化物的制備中，在整個結構上保形地淀積例如鈷(Co)或鈦(Ti)等金屬，如圖36所示，然后加熱該結構。淀積硅化物后，在硅化物上保形地淀積例如LTO等介質，形成LTO帽蓋27，如圖38所示。之后是CMP平面化上表面。CMP工藝主要去除介質材料27，對硅化物26和/或柵材料16和22具有選擇性。
由于CMP工藝的有限選擇性，會去掉一些或全部柵硅化物26。這種情況下，可以重復自對準硅化工藝，形成新的柵硅化物。然后，完成底柵22。首先，淀積較好約100nm的氮化物或LTO膜27，然后光刻構圖，形成限定底柵區28的硬掩模，如圖39的俯視圖和圖40中沿線L-L的剖面圖所示。第二，腐蝕過量的底柵材料向下到達BOX3，淀積厚鈍化介質29，如圖41和42所示。再利用CMP平面化上表面。CMP工藝主要去除介質材料29，該CMP選擇性地不去除氮化物硬掩模28。然后淀積第二鈍化介質30，如圖43和44所示。
然后，在源和漏11上形成接觸孔31，并利用光刻構圖和腐蝕，在兩個柵16,22上腐蝕接觸孔32，如圖45和46所示。然后淀積金屬33，并構圖形成與源、漏及底柵和頂柵的電接觸，如圖47和48所示。如果柵長非常短，則施加兩層金屬，以便對于頂柵接觸來說采用更寬松的設計規則。圖49是已完成結構的俯視圖。本發明的特定改進可以實現優于現有技術的許多優點。首先，本發明在兩個不同的步驟中淀積頂柵和底柵，形成了電分離的頂柵和底柵，這樣一來產生了許多優點。例如，底柵可用于控制閾值電壓，從而允許用于低功率應用的混合閾值電壓(Vt)電路。
這種結構還能夠增大電路密度。在各個柵電分離時，雙柵MOSFET是具有兩個輸入柵的四端器件。所以，一個器件便可用于實現二進制邏輯運算，例如NOR(nFET)或NAND(pFET)單元。這些二進制邏輯功能的實現一般需要每個單元有兩個標準MOSFET。這種電路密度的增大還可應于模擬電路，例如，通過在一個柵上加振蕩電壓，在另一個柵上加信號(數據)電壓，可以實現混合器。
由于本發明分別生長頂柵和底柵及各自的柵介質，所以各個柵及柵介質可由不同材料構成，具有不同厚度。另外，可以在每個柵中引入不同的摻雜濃度和摻雜元素。所以，可以形成不對稱柵。不對稱雙柵MOSFET對于使各個柵一起實現速度和兩柵分別用于實現低功率和高密度的混合應用來說最有利，例如應用于靜態隨機存取存儲器(SRAM)。
另外，本發明提供一種平面結構，更容易連接器件。可以要求具有約3-5nm厚的非常薄溝道的器件，以實現良好的閾值電壓特性。制造具有薄層的懸空硅橋可能會降低總成品率。本發明支持具有厚層22的溝道。所以本發明可以制造具有非常薄溝道的器件，并可使這種器件實現良好的閾值電壓特性，本發明還利用了降低串聯電阻的自對準硅化工藝。
盡管結合優選實施例介紹了本發明，但所屬領域的技術人員應認識到，可以利用所附權利要求書精神和范圍內的改進方式實施本發明。
權利要求
1.一種晶體管，包括溝道區；所說溝道區頂部上的第一柵；所說溝道區下方的第二柵；其中所說第一柵和所說第二柵彼此電氣分離。
2.如權利要求1的晶體管，其中所說第一柵具有不同于所說第二柵的摻雜濃度。
3.如權利要求1的晶體管，其中所說第一柵包括不同于所說第二柵的摻雜物質。
4.如權利要求1的晶體管，還包括所說第一柵下方的第一柵介質和所說第二柵上方的第二柵介質。
5.如權利要求1的晶體管，其中所說第一柵具有第一導電接觸，所說第二柵具有第二導電接觸，所說第一導電接觸和所說第二導電接觸共面。
6.如權利要求1的晶體管，其中所說第一柵具有不同于所說第二柵的材料。
7.如權利要求1的晶體管，其中所說第一柵具有不同于所說第二柵的厚度。
8.如權利要求1的晶體管，其中所說第一柵、所說第二柵和所說溝道區構成平面化結構。
9.如權利要求4的晶體管，其中所說第一柵介質具有不同于所說第二柵介質的材料。
10.如權利要求4的晶體管，其中所說第一柵介質具有不同于所說第二柵介質的厚度。
11.一種具有至少一個晶體管的半導體芯片，所說晶體管包括溝道區；所說溝道區頂部上的第一柵；所說溝道區下方的第二柵；其中所說第一柵具有與所說第二柵不同的材料。
12.如權利要求11的半導體芯片，其中所說第一柵和所說第二柵具有不同的摻雜劑濃度。
13.如權利要求11的半導體芯片，其中所說第一柵和所說第二柵具有不同的摻雜劑物質。
14.如權利要求11的半導體芯片，還包括所說第一柵下方的第一柵介質和所說第二柵上方的第二柵介質。
15.如權利要求14的半導體芯片，其中所說第一柵介質具有不同于所說第二柵介質的材料。
16.如權利要求14的半導體芯片，其中所說第一柵介質具有不同于所說第二柵介質的厚度。
17.如權利要求11的半導體芯片，其中所說第一柵具有第一導電接觸，所說第二柵具有第二導電接觸，所說第一導電接觸和所說第二導電接觸共面。
18.如權利要求11的半導體芯片，其中所說第一柵和所說第二柵電氣分離。
19.如權利要求11的半導體芯片，其中所說第一柵和所說第二柵具有不同厚度。
20.如權利要求11的半導體芯片，其中所說第一柵、所說第二柵和所說溝道區形成平面化結構。
21.一種形成晶體管的方法，包括形成包括溝道區上方的第一柵的層疊結構；去掉所說溝道區下方所說層疊結構的某些部分；在所說溝道區下方形成第二柵，其中所說第一柵和所說第二柵彼此電氣分離。
22.如權利要求21的形成晶體管的方法，其中所說第一柵在所說去除工藝期間支撐所說溝道區。
23.如權利要求21的形成晶體管的方法，其中所說第一柵具有不同于所說第二柵的摻雜濃度。
24.如權利要求21的形成晶體管的方法，還包括在所說第一柵和所說第二柵中摻不同的摻雜物質。
25.如權利要求21的形成晶體管的方法，還包括在所說第一柵下方形成第一柵介質，在所說第二柵上方形成第二柵介質。
26.如權利要求24的形成晶體管的方法，其中所說第一柵介質具有不同于所說第二柵介質的材料。
27.如權利要求24的形成晶體管的方法，其中所說第一柵介質具有不同于所說第二柵介質的厚度。
28.如權利要求21的形成晶體管的方法，還包括在所說第一柵下方形成第一柵氧化物，在所說第二柵上方形成第二柵氧化物。
29.如權利要求21的形成晶體管的方法，其中所說第一柵具有第一導電接觸，所說第二柵具有第二導電接觸，所說第一導電接觸和所說第二導電接觸共面。
30.如權利要求21的形成晶體管的方法，其中所說第一柵具有不同于所說第二柵的材料。
31.如權利要求21的形成晶體管的方法，其中所說第一柵具有不同于所說第二柵的厚度。
32.如權利要求21的形成晶體管的方法，其中所說第一柵、所說第二柵和所說溝道區形成平面化結構。
33.一種制造雙柵晶體管的方法，包括形成具有溝道層和在所說溝道層的每側上的第一絕緣層的層疊結構；在所說層疊結構中形成開口；在所說開口中形成漏區和源區；去掉所說層疊結構的某些部分，使所說溝道層的第一部分露出；在所說溝道層上形成第一柵介質層；在所說第一柵介質層上形成第一柵極；去掉所說層疊結構的某些部分，使所說溝道層的第二部分露出；在所說溝道層上形成第二柵介質層；在所說第二柵介質層上形成第二柵極；摻雜所說漏區和源區，其中所說第一柵極和所說第二柵極彼此分別形成。
34.如權利要求33的方法，其中所說第一柵極和第二柵極是電分離的。
35.如權利要求33的方法，其中所說漏區和源區的所說摻雜包括自對準離子注入。
36.如權利要求33的方法，其中所說方法還包括形成所說第一柵極，使之厚度大于所說第二柵極的厚度。
37.如權利要求33的方法，其中所說方法還包括形成所說第一柵極，使之具有大于所說第二柵極的寬度。
38.如權利要求33的方法，其中所說方法還包括形成所說第一柵介質，使之具有大于所說第二柵介質的寬度。
39.如權利要求33的方法，還包括由第一材料形成所說第一柵極，由第二材料形成所說第二柵極。
40.如權利要求33的方法，還包括由第一材料形成所說第一柵介質，由第二材料形成所說第二柵介質。
41.如權利要求33的方法，其中去除所說層疊結構的某些部分的所說步驟，使所說溝道層的第二部分露出，在所說層疊結構中形成隧道，其中所說隧道形成在上層和下層之間。
42.如權利要求33的方法，其中所說第一柵介質包括不同于所說第二柵介質的材料。
43.如權利要求33的方法，其中所說第一柵介質具有不同于所說第二柵介質的厚度。
全文摘要
雙柵集成電路結構及其制造方法,包括:形成具有溝道層和在溝道層每側上的第一絕緣層的層疊結構;在層疊結構上形成開口;在開口中形成漏區和源區;使溝道層的第一部分露出;在溝道層上形成第一柵介質層;在第一柵介質上形成第一柵極;使溝道層的第二部分露出;在溝道層上形成第二柵介質層;在第二柵介質層上形成第二柵極;利用自對準離子注入摻雜漏和源區,其中第一柵極和第二柵極彼此分別形成。
文檔編號H01L29/786GK1324113SQ0111793
公開日2001年11月28日 申請日期2001年5月14日 優先權日2000年5月15日
發明者蓋伊·科恩, 黃漢森 申請人:國際商業機器公司