使用可配置個體時間延遲對數據總線信號的最佳采樣的制作方法
【專利說明】
[0001] 相關申請的交叉引用
[0002] 本申請要求2014年12月5日提交的美國臨時專利申請62/088，033、2014年12月8日 提交的美國臨時專利申請62/088，860、2014年12月8日提交的美國臨時專利申請62/088， 876、2014年12月8日提交的美國臨時專利申請62/088,891、以及2014年12月8日提交的美國 臨時專利申請62/088，911的權益，它們的公開內容通過引用并入于此。
技術領域
[0003] 本公開總體上涉及總線接口，并且具體涉及用于補償總線接口信號中的時序偏斜 的方法和設備。
【背景技術】
[0004] 數據總線接口用于在諸如處理器和存儲器設備之類的各種各樣的電子設備中交 換數據。例如，同步動態隨機存取存儲器(SDRAM)設備使用具有(除其它信號外)數據(DQ)和 數據選通(DQS)信號的并行數據總線。各種類型的SDRAM設備和相應總線接口普遍使用。例 如，JEDEC固態技術協會已在2013年11月按照JEDEC標準JESD79-4A指定了稱為"DDR4SDRAM" 的第四代雙數據速率(DDR4) SDRAM設備，通過引用將其引入于此。
[0005] 上面的描述作為對這一領域中的相關技術的一般概述給出，并且不應被解釋為承 認其包含的任何信息構成抵觸本專利申請的現有技術。

【發明內容】

[0006] 本文中描述的實施例提供包括接收要以共同采樣時序采樣的邏輯信號的組的方 法。針對組中的相應邏輯信號選擇個體時間延遲，個體時間延遲單獨地將邏輯信號中的每 個邏輯信號對準到共同采樣時序。邏輯信號中的每個邏輯信號被延遲所選擇的相應個體時 間延遲，并且以共同采樣時序對經延遲的邏輯信號的整個組進行采樣。
[0007] 在一些實施例中，選擇個體時間延遲包括針對每個邏輯信號標識其中邏輯信號有 效的相應時序窗口，并且基于針對邏輯信號標識的時序窗口而選擇個體時間延遲。在示例 實施例中，選擇個體時間延遲包括將時序窗口中的每個時序窗口居中于共同采樣時序。
[0008] 在公開的實施例中，選擇個體時間延遲包括響應于檢測到不可能將所有時序窗口 居中于共同采樣時序，選擇共同采樣時序和個體時間延遲，使得(i)時序窗口與共同采樣時 序重疊，并且（ii)共同采樣時序與時序窗口的邊緣分開至少預定義時間余量。在實施例中， 選擇個體時間延遲包括選擇共同采樣時序和個體時間延遲使得時序窗口與共同采樣時序 重疊。
[0009] 在一些實施例中，將邏輯信號延遲由具有有限延遲范圍的可配置延遲元件來執 行，并且選擇個體時間延遲包括探明個體時間延遲全部都在有限延遲范圍內。在實施例中， 選擇個體時間延遲包括:針對可能供應電壓的集，標識其中至少預定義數目的邏輯信號有 效的相應時序窗口；以及設置個體時間延遲以便將共同采樣時序定位在由時序窗口在電 壓-時序平面中形成的二維區域的形心。
[0010]在實施例中，接收邏輯信號包括接收來自存儲器設備的數據(DQ)信號。在實施例 中，接收邏輯信號包括接收來自存儲器設備的至少一個數據選通(DQS)信號。
[0011]依照本文中描述的實施例，附加地提供包括校準器和采樣器的裝置。校準器被配 置為接收要以共同采樣時序采樣的邏輯信號的組，被配置為針對組中的邏輯信號選擇單獨 地將邏輯信號中的每個邏輯信號對準到共同采樣時序的相應個體時間延遲，并且被配置為 將邏輯信號中的每個邏輯信號延遲所選擇的相應個體時間延遲。采樣器被配置為以共同采 樣時序對經延遲的邏輯信號的整個組進行采樣。
【附圖說明】
[0012]結合附圖考慮，根據下面對其實施例的詳細描述，將會更充分地理解本公開，其 中：
[0013]圖1是示意性地圖示依照本文中描述的實施例的動態隨機存取存儲器(DRAM)控制 器的框圖；
[0014] 圖2是示出依照本文中描述的實施例的在應用個體時間延遲之前和之后的多個數 據總線信號的時序的圖；
[0015] 圖3是示意性地圖示依照本文中描述的實施例的用于使用個體時間延遲來設置針 對多個數據總線信號的最佳采樣點的方法的流程圖；
[0016] 圖4是圖示依照本文中描述的實施例的找到針對總線信號的有效時序窗口的中心 的可能位置范圍的處理的圖；
[0017] 圖5是圖示依照本文中描述的實施例的將多個數據總線信號的有效時序窗口居中 于單個采樣點的處理的圖；
[0018] 圖6是圖示依照本文中描述的實施例的找到針對總線信號的有效時序窗口的可能 位置的處理的圖；以及
[0019] 圖7是圖示依照本文中描述的實施例的補償數據總線信號組中的時序有效性窗口 的電壓相關偏移的處理的圖。
【具體實施方式】
[0020] 在一些電子設備中，總線的多個信號以樣本采樣時序被共同采樣。例如，DDR4存儲 器設備的數據總線被分成稱為八位元組的八個信號的組，并且每個八位元組的信號使用單 個采樣器通過相同位時序進行采樣。
[0021] 然而在實踐中，例如由于設備封裝內部或者印刷電路板(PCB)跡線上的不同路由， 由于設備或PCB制造中的處理變化，由于電壓或溫度變化，或者出于任何其它原因，不同總 線信號在時序偏斜方面可以彼此不同。原則上可能通過相同采樣時序對這樣的信號進行采 樣，但是以劣化的信號完整性和/或對PCB布局的嚴格限制為代價。
[0022] 本文中描述的實施例提供用于對總線信號進行采樣同時補償因信號的不同而不 同的個體時序偏斜的方法和設備。在一些實施例中，DRAM控制器通過如上所述的被分成八 位元組的數據總線與DDR4存儲器設備進行通信。DRAM控制器包括總線校準模塊，總線校準 模塊被配置為將給定八位元組中的信號延遲按信號獨立選擇的相應個體延遲。
[0023] 在實施例中，總線校準模塊包括多個可配置延遲元件(每個可配置延遲元件針對 每個信號）以及延遲控制模塊，延遲控制模塊計算用于每個信號的適當延遲，并且據此配置 延遲元件。延遲控制模塊通常設置延遲以便將每個八位元組的信號對準到單個共同采樣時 序。然后使用單個采樣器以延遲控制模塊設置的共同采樣時序對八位元組進行采樣。當總 線包括多個八位元組時，每個八位元組如上所述進行處理并且使用單個相應采樣器進行采 樣。
[0024] 本文中描述了用于找到優選共同采樣時序的各種方法。在示例方法中，延遲控制 模塊找到八位元組中的每個信號的"有效時序窗口"，即信號將被正確采樣的延遲范圍。延 遲控制模塊首先嘗試找到將會將所有八個有效時序窗口居中于相同采樣點的延遲集。這一 準則稱為"居中準則"。
[0025] 由于可配置延遲元件的延遲的有限范圍，以這種方式將所有八個有效時序窗口居 中并不總是可能的。如果發現不可能將時序窗口居中，延遲控制模塊嘗試找到至少使八個 信號與單個采樣點重疊的延遲集。這一準則稱為"重疊準則"。如果不能滿足重疊準則，延遲 控制模塊推斷不可能將所有八個信號對準到單個采樣點，并且宣告故障。
[0026] 在一些實施例中，在回復到重疊準則之前，延遲控制模塊嘗試滿足"寬松居中準 則"，其中八個信號與單個采樣點重疊，并且單個采樣點與所有有效時序窗口的邊緣分開至 少某個時間余量。
[0027] 在一些實施例中，延遲控制模塊還考慮由供應電壓中的（例如采樣器的基準電壓 中的)變化造成的有效時序窗口的位置變化。在示例實施例中，延遲控制模塊計算按電壓的 如上所述的個體延遲的相應集。然后延遲控制模塊標識其中整個八位元組被正確采樣的電 壓-時序組合。這些電壓-時序組合限定電壓-時序平面內的二維(2-D)區域(例如，多邊形）。 延遲控制模塊計算這一區域的形心（"質心"），并且使用形心的時序作為優選共同采樣點。
[0028] 總之，本文中描述的方法和設備補償因數據總線信號的不同而不同的個體時序偏 斜。于是經延遲補償的信號可以利用單個采樣時序進行采樣，而不損害信號完整性。因為采 樣不再對時序偏斜的個體變化敏感，所公開的技術放松了施加在封裝設計和電路布局上的 時序約束。
[0029]圖1是示意性地圖示依照本文中描述的實施例的動態隨機存取存儲器(DRAM)控制 器20的框圖。在本示例中，DRAM控制器20控制第四代雙數據速率(DDR4)DRAM存儲器設備（圖 中未示出）。除其它任務外，DRA