移位寄存器和顯示裝置的制造方法
【技術領域】
[0001]本發明涉及移位寄存器和顯示裝置，特別是涉及顯示裝置的驅動電路所使用的移位寄存器。
[0002]本身請基于2013年7月25日在日本申請的特愿號主張優先權，并在此援引其內容。
【背景技術】
[0003]近年來，在有源矩陣型的顯示裝置中，已普及將用于向像素注入電荷的像素用薄膜晶體管(Thin Film Transistor)和構成用于驅動連接到像素用薄膜晶體管的掃描線或者信號線的驅動電路等周邊電路的周邊電路用薄膜晶體管形成在同一玻璃基板上的所謂的單片電路技術。
[0004]在這種顯示裝置中，由掃描線驅動電路按行單位選擇排列成二維狀的顯示元件，向所選擇的顯示元件寫入與顯示數據相應的電壓，從而顯示圖像。該掃描線線驅動電路是使用基于時鐘信號將輸出信號依次移位的移位寄存器。在進行點順序驅動的顯示裝置中，在用于驅動信號線的信號線驅動電路的內部設置同樣的移位寄存器。
[0005]在將移位寄存器用于掃描線驅動電路和信號線驅動電路的情況下，在使液晶顯示裝置的電源電路導通或者截止時，移位寄存器的動作會不穩定，有時圖像會產生紊亂。在該情況下，如果實施從移位寄存器的全部輸出端子同時輸出高電平的輸出信號的全導通動作，則能夠緩和畫面顯示的圖像的紊亂。例如國際公開第2012/029799號(專利文獻1)已公開能進行這樣的全導通動作的移位寄存器。
[0006]圖22是示出根據國際公開第2012/029799號所公開的現有技術的移位寄存器的構成例的圖。該圖所示的移位寄存器是將多級的移位寄存器單位電路SRU1，SRU2，SRU3，...，SRUn (η為2以上的自然數)級聯連接而構成的。移位寄存器單位電路SRU1，SRU2，SRU3 ,...,SRUn各自被供應時鐘信號CK1，CK2、全導通控制信號Α0Ν，Α0ΝΒ(Α0ΝΒ為AON的反相信號)。另外，第1級的移位寄存器單位電路SRU1的置位端子SET上被輸入起始脈沖信號ST，第2級以后的移位寄存器單位電路SRU2，SRU3 ,..., SRUn的各置位端子SET連接有前級的移位寄存器單位電路的輸出端子OUT。移位寄存器單位電路SRU1，SRU2，SRU3，…，SRUn的各輸出端子OUT分別連接到掃描線GL1，GL2，GL3，...，GLn。移位寄存器單位電路SRU1，SRU2，SRU3，…，SRUn均具有相同的構成，以下，意在指移位寄存器單位電路SRU1，SRU2，SRU3，…，SRUn中的任意一個時，將其稱為“移位寄存器單位電路SRU”。
[0007]圖23是示出根據上述的圖22所示的現有技術的移位寄存器單位電路SRU的構成例的圖。移位寄存器單位電路SRU包括η溝道型的M0S(Metal Oxide Semiconductor:金屬氧化物半導體)場效應晶體管(以下，稱為“NM0S晶體管”。)Q1?Q9、電阻R1、電容器CA，CB。其中，NM0S晶體管Q5，Q6，Q7、電阻R1、電容器CB構成非激活輸出控制部SRUA，NM0S晶體管Q1，Q4，Q8構成激活輸出控制部SRUB，NM0S晶體管Q2，Q9和電容器CA構成激活輸出部SRUC，匪0S晶體管Q3構成非激活輸出部SRUD。激活輸出控制部SRUB控制激活輸出部SRUC使輸出信號為高電平，非激活輸出控制部SRUA控制非激活輸出部SRUD使輸出信號為低電平。
[0008]多級的移位寄存器單位電路SRU1，SRU2，SRU3,..., SRUn中的奇數級的移位寄存器單位電路SRU的時鐘端子CK和時鐘端子CKB上分別被輸入時鐘信號CK1和時鐘信號CK2，偶數級的移位寄存器單位電路SRU的時鐘端子CK和時鐘端子CKB與奇數級的移位寄存器單位電路相反，分別被輸入時鐘信號CK2和時鐘信號CK1。時鐘信號CK1和時鐘信號CK2例如是相位相互錯開180°的時鐘信號，以不會同時成為高電平的方式設定有各信號的低電平的區間。不過，時鐘信號CK1與時鐘信號CK2的相位差不限于180°，時鐘信號CK1與時鐘信號CK2只要高電平的期間相互不重復即可，可以是任意的時鐘信號。
[0009]接著，說明根據上述的現有技術的移位寄存器的動作。
[0010]圖24是用于說明根據現有技術的移位寄存器的動作例的時序圖，該圖的(A)是通常動作時的時序圖，該圖的(B)是全導通動作時的時序圖。在圖24中，起始脈沖信號ST、時鐘信號CK1，CK2的高電平和低電平分別與供應到移位寄存器的電源電壓VDD和接地電壓VSS對應。另外，在圖24中411、吧1表示第1級的移位寄存器單位電路31^1的節點【少2 412、吧2表示第2級的移位寄存器單位電路SRU2的節點Ν1，Ν2，Ν1η，、N2n表示第η級的移位寄存器單位電路3冊11的節點附少2，01]1'1、01712、01]1'11表示第1級、第2級、第11級的移位寄存器單位電路SRU的輸出信號。
[0011]首先，說明通常動作。在通常動作中，全導通控制信號AON設定為低電平，作為其反相信號的全導通控制信號Α0ΝΒ設定為高電平。當在時刻t0向第1級的移位寄存器單位電路SRU1的置位端子SET輸入起始脈沖信號ST時，在激活輸出控制部SRUB中，匪0S晶體管Q1導通，節點N11被預充電為從電源電壓VDD下降了匪0S晶體管Q1的閾值電壓Vth的電壓(VDD-Vth)。
[0012]在該情況下，在非激活輸出控制部SRUA中，輸入到時鐘端子CKB的時鐘信號CK2和輸入到置位端子SET的起始脈沖信號ST均成為高電平，因此，NM0S晶體管Q5，Q6，Q7均導通，但由于電阻R1是高電阻，因而節點N21的電壓成為接地電壓VSS附近的低電平。由此，NM0S晶體管Q3，Q4的柵極的信號電平成為低電平，這些NM0S晶體管Q3，Q4均成為截止狀態。
[0013]此后，當輸入到時鐘端子CKB的時鐘信號CK2和輸入到置位端子SET的起始脈沖信號ST的各信號電平成為接地電壓VSS的低電平時，匪0S晶體管Q5，Q7截止，因此，節點N21成為漂浮狀態，但該節點N21的電壓被電容器CB保持。另外，當輸入到置位端子SET的起始脈沖信號ST的信號電平成為接地電壓VSS的低電平時，NM0S晶體管Q1截止，因此，節點Nil成為漂浮狀態，但該節點Nl 1的電壓被電容器CA保持。
[0014]然后，當在時刻tl，輸入到時鐘端子CK的時鐘信號CK1轉變為高電平時，NM0S晶體管Q2的源極電壓上升。當NM0S晶體管Q2的源極電壓上升時，由于電容器CA的自舉效應，節點Nil的電壓被上推到比電源電壓VDD高的電壓。當NM0S晶體管Q2的柵極電壓成為高電壓時，匪0S晶體管Q2將輸入到時鐘端子CK的時鐘信號CK1的高電平以不會產生閾值電壓Vth所致的電壓下降的狀態傳遞到輸出端子0UT1。由此，輸出信號0UT1成為高電平而被激活化。
[0015]其后，當在時刻t2，輸入到時鐘端子CKB的時鐘信號CK2轉變為高電平時，NM0S晶體管Q5導通，由此，節點N21的電壓上升。當節點N21的電壓上升時，NM0S晶體管Q3和NM0S晶體管Q4的柵極電壓上升，這些NM0S晶體管Q3和NM0S晶體管Q4均導通，同時進行節點Nil的放電和輸出端子OUT的下拉。由此，輸出信號0UT1成為低電平而被非激活化。其后，每當輸入到時鐘端子CKB的時鐘信號CK2的信號電平周期性地成為高電平時，NMOS晶體管Q5就會導通，由此，節點N21的信號電平維持在高電平。其結果是，在時刻t2以后，匪OS晶體管Q3，Q4均維持在導通狀態，輸出信號0UT1維持在低電平。
[0016]對于后級的移位寄存器單位電路SRU2也是同樣的，在時刻tl，第1級的移位寄存器單位電路SRU1的輸出端子OUT 1的輸出信號輸入到第2級的移位寄存器單位電路SRU2的置位端子SET，由此，節點N12被預充電。然后，在時刻t2，從第2級的移位寄存器單位電路SRU2的輸出端子OUT將輸出信號0UT2輸出。然后，當在時刻t3，時鐘信號CK1轉變為高電平時，同時進行第2級的移位寄存器單位電路SRU2中的節點N12的放電和輸出端子OUT的下拉，輸出信號0UT2成為低電平而被非激活化。
[0017]以下，反復進行同樣的動作直至最后一級的移位寄存器單位電路SRUn為止。其結果是，多個移位寄存器單位電路SRU1，SRU2，SRU3 ,..., SRUn實施移位動作，向掃描線GL1，GL2，GL3，…，GLn依次輸出高電平的脈沖信號。
[0018]根據該移位寄存器，不會產生貫通電流，能夠僅使用兩相的時鐘信號CK1，CK2和前級的輸出信號作為輸入信號進行穩定的移位動作。
[0019]接著，說明從構成移位寄存器的多個移位寄存器單位電路SRU1，SRU2，SRU3 ,...,SRUn的全部輸出端子OUT同時輸出高電平的輸出信號的全導通動作。
[0020]在使全導通動作起動的情況下，全導通控制信號Α0Ν設定為高電平，作為其反相信號的全導通控制信號Α0ΝΒ設定為低電平。另外，在此例中，起始脈沖信號ST、時鐘信號CK1，CK2均設定為高電平。
[0021]當將全導通控制信號Α0Ν設定為高電平，將全導通控制信號Α0ΝΒ設定為低電平時，在第1級的移位寄存器單位電路SRU1中，NM0S晶體管Q9成為導通狀態，NM0S晶體管Q8成為截止狀態。另外，在該情況下，NM0S晶體管Q6截止，NM0S晶體管Q7導通，因此，節點N21成為低電平(接地電壓VSS)，柵極連接到節點N21的NM0S晶體管Q3截止。由此，將輸出端子OUT驅動為低電平的要素不復存在。當在這樣的狀態下NM0S晶體管Q9成為導通狀態時，高電平的輸出信號OUT 1被輸出到輸出端子OUT。
[0022]在第2級以后的移位寄存器單位電路SRU2，SRU3，…，SRUn中，其置位端子SET上由前級的輸出端子OUT輸入高電平的輸出信號，因此，第2級以后的移位寄存器單位電路也是與第1級同樣地動作。從而，從移位寄存器單位電路SRU1，SRU2，SRU3 ,..., SRUn輸出到掃描線GLl，GL2，GL3，-_，GLn的全部輸出信號均為高電平，由此，進行全導通動作。
[0023]在此，根據專利文獻1所述的技術，在全導通動作時，當全導通控制信號Α0Ν和輸入到置位端子SET的起始脈沖信號ST成為高電平時，匪0S晶體管Q5，Q7均導通，但全導通控制信號Α0ΝΒ成為低電平，NM0S晶體管Q6截止，因此，非激活輸出控制部SRUA內的貫通電流被切斷。
[0024]另外，在全導通動作時，當全導通控制信號Α0Ν成為高電平，全導通控制信號Α0ΝΒ成為低電平時，NM0S晶體管Q6連同薄膜晶體管Q8均截止。由此，激活輸出控制部SRUB內的貫通電流被切斷。另外，當匪0S晶體管Q6截止時，會由W0S晶體管Q7基于輸入到置位端子SET的信號使得節點N2的信號電平成為低電平。當節點N2的信號電平成為低電平時，柵極連接至IJ節點N2的NM0S晶體管Q3會截止，因此，流過NM0S晶體管Q2，Q3的貫通電流也被防止。
[0025]現有技術文獻
[0026]專利文獻
[0027]專利文獻1:國際公開第2012/029799號
【發明內容】
[0028]發明要解決的問題
[0029]為使顯示裝置進一步窄邊框化，需要減少移位寄存器的晶體管數。然而，根據上述的現有技術，由于防止全導通動作時的貫通電流等的需要而具備NM0S晶體管Q6，Q8，因此，存在移位寄存器的晶體管數會增加的問題。另外，匪0S晶體管Q1與W0S晶體管Q8是串聯連接的，因此，在對節點N1進行充電的情況下，由于NM0S晶體管Q1和匪0S晶體管Q8的閾值電壓Vth、導通電阻等，節點N1的充電電壓會下降。因此，存在從柵極連接到節點N1的NM0S晶體管Q2輸出的輸出信號的信號電平會下降的弊端。
[0030]本發明是鑒于上述問題而完成的，其一目的在于，提供能夠使晶體管數減少的移位寄存器和具備該移位寄存器的顯示裝置。
[0031]用于解決問題的方案
[0032]本發明的一方式的移位寄存器是將多個單位電路級聯連接而成的移位寄存器，具備如下構成:上述單位電路具備:第1輸出晶體管，其電流路連接到被提供第1時鐘信號的時鐘端子與輸出端子之間；第2輸出晶體管，其電流路連接到上述輸出端子與規定電位節點之間；設定部，其在用于將上述多個單位電路的輸出信號的信號電平設定為規定的信號電平的控制信號為激活的情況下，將上述輸出端子的信號電平設定為上述規定的信號電平;第1輸出控制部，其在上述控制信號為激活的情況下，將上述控制信號的信號電平提供給上述第1輸出晶體管的控制電極從而使上述第1輸出晶體管截止，在上述控制信號為非激活的情況下，響應輸入信號而使上述第1輸出晶體管導通；以及第2輸出控制部，其在上述控制信號為激活的情況下，使上述第2輸出晶體管截止，在上述控制信號為非激活的情況下，響應接著上述第1時鐘信號的第2時鐘信號或者與上述第1時鐘信號同步的信號而使上述第1輸出晶體管截止并且使上述第2輸出晶體管導通。
[0033]發明效果
[0034]根據本發明的一方式，能夠使構成移位寄存器的晶體管數減少。
【附圖說明】
[0035]圖1是示出本發明的第1實施方式中的顯示裝置的構成例的概略框圖。
[0036]圖2是示出第1實施方式中的移位寄存器的構成例的概略框圖。
[0037 ]圖3是示出第1實施方式中的移位寄存器單位電路的構成例的電路圖。
[0038]圖4A是示出第1實施方式中的移位寄存器的動作例的時序圖。
[0039]圖4B是示出第1實施方式中的移位寄存器的動作例的時序圖。
[0040]圖5是用于說明第1實施方式的顯示裝置的導通序列中的動作例的時序圖。
[0041]圖6A是用于說明第1實施方式的顯示裝置的截止序列中的動作例的時序圖。
[0042]圖6B是用于說明第1實施方式的顯示裝置的截止序列中的動作例的時序圖。
[0043]圖7是用于說明第1實施方式的顯示裝置的強制切斷時的動作例的時序圖。
[0044]圖8是示出第2實施方式中的移位寄存器單位電路的構成例的電路圖。
[0045]圖9A是示出第2實施方式中的移位寄存器的動作例的時序圖。
[0046]圖9B是示出第2實施方式中的移位寄存器的動作例的時序圖。
[0047]圖10是示出第3實施方式中的移位寄存器單位電路的構成例的電路圖。
[0048]圖11是示出第4實施方式中的移位寄存器單位電路的構成例的電路圖。
[0049]圖12是示出第5實施方式中的移位寄存器單位電路的構成例的電路圖。
[0050]圖13是示出第6實施方式中的移位寄存器單位電路的構成例的電路圖。
[0051]圖14A是示出第6實施方式中的移位寄存器的動作例的時序圖。
[0052]圖14B是示出第6實施方式中的移位寄存器的動作例的時序圖。
[0053]圖15是示出第7實施方式中的移位寄存器單位電路的構成例的電路圖。
[0054]圖16是示出第8實施方式中的移位寄存器的構成例的概略框圖。
[0055]圖17是示出第8實施方式中的移位寄存器單位電路的構成例的電路圖。
[0056]圖18A是示出第8實施方式中的移位寄存器單位電路的詳細例的電路圖。
[0057]圖18B是示出第8實施方式中的移位寄存器單位電路的詳細例的電路圖。
[0058]圖18C是示出第8實施方式中的移位寄存器單位電路的詳細例的電路圖。
[0059]圖19A是示出第8實施方式中的移位寄存器的動作例的時序圖。
[0060]圖19B是示出第8實施方式中的移位寄存器的動作例的時序圖。
[0061 ]圖19C是示出第8實施方式中的移位寄存器的動作例的時序圖。
[0062]圖20是示出第9實施方式中的移位寄存器單位電路的構成例的電路圖。
[0063]圖21A是示出第9實施方式中的移位寄存器的動作例的時序圖。
[0064]圖21B是示出第9實施方式中的移位寄存器的動作例的時序圖。
[0065]圖22是示出根據現有技術的移位寄存器的構成例的框圖。
[0066]圖23是示出根據現有技術的移位寄存器單位電路的構成例的電路圖。
[0067]圖24A是示出根據現有技術的移位寄存器的動作例的時序圖。
[0068]圖24B是示出根據現有技術的移位寄存器的動作例的時序圖。
【具體實施方式】
[0069][第1實施方式](構成的說明)
[0070]說明本發明的第1實施方式。
[0071]圖1是示出本發明的第1實施方式的顯示裝置100的構成例的概略框圖。顯示裝置100例如是有源矩陣型的液晶顯示裝置，具備顯示部110、掃描線驅動電路(柵極驅動器)120、信號線驅動電路(源極驅動器)130、顯示控制電路140、電源電路150、信號線選擇用薄膜晶體管(模擬開關)TS1，TS2，…，TSm、其它電路。
[0072]顯示部110具備:以在垂直線方向延伸的方式配置的多條信號線SL1，SL2，…，SLm(m:自然數)；以在水平線方向延伸的方式配置的多條掃描線GL1，GL2，…，GLn(n:自然數)；以及多個像素部PIX。
[0073]多個像素部PIX以位于信號線SL1，SL2，…，SLm與掃描線GL1，GL2，…，GLn的交叉點的方式配置為矩陣狀，形成顯示裝置100的顯示區域。另外，多個像素部PIX各自具備:液晶(液晶材料)LC，其配置在2個基板之間;像素用薄膜晶體管TC，其設置在一方基板上;像素電容部(輔助電容)CS，其由上述液晶LC形成；以及相對電極(透明電極)Tcom，其設置于另一方基板。
[0074]像素用薄膜晶體管TC的柵極連接到通過上述的交叉點的掃描線GLp(p:滿足1<ρ< η的任意的整數)，源極連接到信號線SLq(q:滿足1 < q < m的任意的整數)，漏極連接到像素電容部CS的第1端子。像素電容部CS保持與基于使顯示裝置100顯示視頻(圖像)的數據信號的各像素值(灰度級值)對應的電壓。像素電容部CS的第2端子連接到輔助電容電極線CSL。
[°075] 此外，在本實施方式中，設想是VA(Vertical Alignment:垂直取向)方式而具備輔助電容電極線CSL，但不限于此例，本發明能應用于IPS(In Plane Switching:面內開關)方式等任意的方式，例如，像素電容部CS的第2電極也可以連接到相對電極Tcom。
[0076]在本實施方式中，像素用薄膜晶體管TC是η溝道型場效應晶體管。不過，像素用薄膜晶體管TC不限于η溝道型薄膜晶體管，能夠使用任意種類的晶體管。
[0077]掃描線驅動電路120具備移位寄存器121，由該移位寄存器121向掃描線GL1，GL2，…，GLn依次供應掃描信號(后述的柵極信號G1，G2，…Gn)。像素部ΡΙΧ響應從移位寄存器12