用于閃存的感測方法及其存儲器元件的制作方法
【技術領域】
[0001 ] 本技術領域是關于用于減少鄰近位線之間的電容耦合負載的感測方法及其存儲器元件，且特別是有關于通過在讀取期間針對每一感測位線進行預充電時間節省而改良偶數/奇數位線獨立感測的讀取時間的感測方法及其存儲器元件。
【背景技術】
[0002]隨著集成電路中的元件的臨界尺寸縮小至一般存儲單元技術的限制，設計者已尋找用于疊層多個平面的存儲單元以實現較大的儲存容量且實現較低的每位成本的技術。
[0003]在電荷俘獲存儲器技術中提供垂直「反及」存儲單元的架構在2007年6月12日至14 日，2007 Symposium on VLSI Technology Digest of Technical Papers,第 14至 15頁，Tanaka 等人的「Bit Cost Scalable Technology with Punch and Plug Process forUltra High Density Flash Memory」中。Tanaka等人的文獻中所描述的結構是包含多柵極場效晶體管結構，其具有如「反及」柵極一樣操作的垂直通道，并使用硅-氧化物-氮化物-氧化物-硅(S0N0S)的電荷俘獲技術以便在每一柵極/垂直通道界面處產生儲存位點。存儲器結構基于配置為多柵極存儲單元的垂直通道的半導體材料的柱狀物，其中下選擇柵極鄰近于基板，且上選擇柵極位于頂部。多個水平控制柵極使用與柱狀物交叉的平坦電極層而形成。用于控制柵極的平坦電極層不需要嚴格的光刻技術，且可以節省成本。
[0004]先前技術的三維存儲器結構的缺點在于，讀取過程的吞吐量由于遮蔽鄰近位線耦合效應而減少。針對鄰近位線耦合效應，三維存儲器結構提出了一種奇數-偶數架構。在每一讀取中，讀取偶數或奇數所有的位線。鄰近位線可以做為遮蔽的效用。在此種存儲器結構中，每次的讀取操作中僅可以存取二分之一數量的位線。
[0005]在奇數-偶數架構中，偶數位線與奇數位線之間的獨立感測廣泛用于在感測期間避免位線間(BL-BL)耦合噪聲的產生。當讀取偶數位線或奇數位線時，另一位線固定于接地以遮蔽BL-BL耦合噪聲的干擾。雖然偶數位線與奇數位線之間的獨立感測比所有位線同時感測可靠且易于設計，但讀取時間更長。

【發明內容】

[0006]本文中描述用于減少鄰近共通(Global)位線以及鄰近位線結構之間的電容性耦合負載的技術。例示性實施例的一者或一些提供用于閃存的連續感測方法，用于偶數位線與奇數位線之間改善位線對中的獨立感測的讀取時間。在例示性實施例的一,連續感測方法通過(例如)在讀取期間針對感測位線中的每一者進行預充電時間節省而改良偶數/奇數BL獨立感測的讀取時間。
[0007]在例示性實施例的一，提供一種用于存儲器元件的感測方法。此存儲器元件包括在多個位線中的奇數位線以及偶數位線，所述方法包括將所述偶數位線與所述奇數位線兩者預充電至預充電平。將所述奇數位線的電壓電平維持于所述預充電平，且感測與所述偶數位線相關聯的多個存儲單元。感測與所述奇數位線相關聯的存儲單元。
[0008]在前述的用于半導體元件的連續感測方法的實例中，所述半導體元件包括存儲單元的區塊，所述區塊包括多個層級，每一層級包括在存儲單元的所述區塊的第一末端與第二末端之間延伸的所述存儲單元的條帶，所述偶數位線以及所述奇數位線中的每一者經由開關而操作性地耦接至一串所述存儲單元。在所述方法中，在對所述位線對的所述偶數位線與所述奇數位線兩者進行預充電之前，將控制所述偶數位線或所述奇數位線的開關編程至正閾值電壓，且將控制另一者的開關擦除至負閾值電壓。
[0009]在前述的用于半導體元件的連續感測方法的實例中，在對所述偶數位線與所述奇數位線兩者進行預充電之前，將控制所述偶數位線或所述奇數位線的開關編程至正閾值電壓，且將控制另一者的開關擦除至負閾值電壓。
[0010]在例示性實施例的一，提供一種用于存儲器元件的感測方法。此存儲器元件包括在所述存儲器元件的第一末端處在多個層級處操作性地耦接至第一位線結構的一組偶數位線。在所述存儲器元件的第二末端處在所述多個層級處操作性地耦接至第二位線結構的一組奇數位線。每一層級處的所述偶數位線以及所述奇數位線交錯。此感測方法包括，在讀取操作期間，對所述偶數位線與所述奇數位線兩者進行預充電。當感測與所述偶數位線中的每一者相關聯的存儲單元時，將所述奇數位線中的每一者的電壓電平維持于預充電平。將所述偶數位線中的每一者的電壓電平放電至接地，且將所述奇數位線中的每一者的所述電壓電平維持于所述預充電平。感測與所述奇數位線相關聯的存儲單元。
[0011]在例示性實施例的一，提供一種存儲器元件，包括一區塊、一第一位線結構、一第二位線結構、多個位線對、一預充電電路以及一感應電路。在所述區塊中，每一所述層級包括在所述區塊的第一末端與第二末端之間以第一方向延伸的多個存儲單元。所述第一位線結構位于所述每一層級中的每一區塊的所述第一末端，所述第一位線結構經由開關而操作性地耦接至由所述第一末端開始延伸的第一串所述存儲單元。所述第二位線結構位于所述每一層級中的每一區塊的所述第二末端，所述第二位線結構經由開關而操作性地耦接至由所述第二末端開始延伸的第二串所述存儲單元。所述多個位線對以所述第一方向延伸，每一位線對包括一第一位線與一第二位線，其中每個所述位線對的所述第一位線與第二位線由相鄰的位線對的所述位線所隔離。預充電電路，在一讀取操作中，對所述第一位線與所述第二位線進行預充電到一預充電平，并且選擇性地維持所述第一位線與所述第二位線在所述預充電平。感應電路在將所述第二位線維持在所述預充電平時，感測與所述第一位線相關聯的所述多個存儲單元，并且接續地感測與所述第二位線相關聯的所述多個存儲單元。
[0012]在例示性實施例的一，提供一種存儲器元件，包括一組第一位線、一組第二位線、一預充電電路以及一感應電路。此組第一位線位于所述存儲器元件的第一末端處在多個層級處操作性地耦接至第一位線結構。此組第二位線位于所述存儲器元件的第二末端處在所述多個層級處操作性地耦接至第二位線結構，每一所述層級的所述第一位線以及所述第二位線交錯。預充電電路，在一讀取操作中，對所述第一位線與所述第二位線進行預充電到一預充電平，并且選擇性地維持所述第一位線與所述第二位線在所述預充電平。感應電路，在將所述第二位線維持在所述預充電平時，感測與所述第一位線相關聯的所述多個存儲單元，并且接續地感測與所述第二位線相關聯的所述多個存儲單元。
[0013]在前述的用于半導體元件的連續感測方法的實例中，在對所述偶數位線與所述奇數位線兩者進行預充電之前，將控制所述偶數位線或所述奇數位線的開關編程至正閾值電壓，且將控制另一者的開關擦除至負閾值電壓。
[0014]下文詳細描述附有圖式的若干例示性實施例以進一步詳細描述本發明。
【附圖說明】
[0015]附圖包含在本文中，以提供進一步理解，且并入于本說明書中構成說明書的一部分。【附圖說明】例示性實施例以及描述的內容一起用以解釋本發明的的原理。
[0016]圖1及圖2說明包含存儲單元的區塊的三維存儲器元件。
[0017]圖3為用于說明存儲單元的三個層級的三維「反及」閃存陣列的實例的一部分的示意圖，所述實例表示可包含許多層級的存儲單元的區塊。
[0018]圖4說明一些三維存儲器元件(諸如，圖1及圖2的元件)的主要位線負載。
[0019]圖5A示意性地說明三維「反及」閃存的示意性等效電路。
[0020]圖5B展示與圖5A相關聯的波形，其用于奇數-偶數架構中的偶數位線與奇數位線之間的獨立感測。
[0021]圖6A示意性地說明三維「反及」閃存的示意性等效電路。
[0022]圖6B展示與圖6A相關聯的波形，其用于奇數_偶數架構中的偶數位線與奇數位線之間的獨立感測。
[0023]圖6C說明例示性實施例中的一者中的連續感測方法的流程圖。
[0024]圖7示意性地說明適用于本發明的例示性實施例的連續感測方法的三維「反及」閃存。
[0025]圖8A示意性地說明適用于本發明的例示性實施例的連續感測方法的另一三維「反及」閃存。
[0026]圖SB說明例示性實施例中的一者中的連續感測方法的流程圖。
[0027]【符號說明】
[0028]10:三維存儲器元件
[0029]12:區塊
[0030]13:層級
[0031]14:字線
[0032]16:第一方向
[0033]18:第二方向
[0034]20:串選擇線
[0035]22:共通位線
[0036]24:第一位線結構
[0037]26:第二位線結構
[0038]28:位線插塞