專利名稱：施加浮動電壓于源極或漏極區的操作存儲器的裝置與方法
技術領域：
本技術通常涉及非易失性存儲器，尤其涉及與操作非易失存儲單元、或操作非易 失存儲陣列中至少一個的存儲單元相關，其中一源極區域或一漏極區域在加入電荷時為浮 動。
背景技術：
圖IA與圖IB顯示一種現有技術，該技術于非易失存儲單元中，分別將電子加入至 浮動柵極與電荷捕捉結構之中。其中所顯示的偏壓安排，需要相對較高的柵極電壓，而操作 時間也相對較長。因此產生一種需求，期望能以較低的電壓或較快的速度，將電荷加入至電 荷儲存結構之中。

發明內容
本發明的一目的為提供一種非易失存儲單元，其包含一柵極、一源極區域、與一漏 極區域，并至少有部分位于一基材區域，一電荷儲存結構、一或多個介電區域、以及控制柵 極、源極區域、與漏極區域的電路。介電區域至少有部分位于柵極與電荷儲存結構之間，同 時至少部分位于電荷儲存結構與基材區域之間。電路設計回應指令可藉由施加電壓至源極 區域或漏極區域，將未受此電壓的源極區域或漏極區域浮接，以移動電子至電荷儲存結構 中。例如，若電路僅浮接源極區域，則某些電壓會被施加在漏極區域；相對而言，若電路僅浮 接漏極區域，則某些電壓會被施加在源極區域。本發明的另一目的為提供一種操作非易失存儲單元的方法，其內容如下。對移動 電荷至電荷儲存裝置的指令做出回應，將源極或漏極區域之一浮接，且施加某些電壓在另 一源極或漏極。在某些實施例中，將電壓施加于非浮接區域(另一區域)，該電壓乃是施加于其他 終端(例如基材區域、柵極)的偏壓安排的一部份。電荷儲存裝置儲存至少兩種電荷儲存 狀態，其每一個均對應于電荷儲存結構的不同部分；同時，電路所施加的偏壓安排，將改變 上述所有的電荷儲存狀態。在某些實施例中，依據指令所得的電子是將非浮接區域(另一區域)的空穴移動 至基材區域中所產生的。本發明的又一目的為提供一種非易失存儲器集成電路，其具有非易失存儲單元與 控制電路的陣列。本發明的再一目的為提供一種操作該非易失存儲器集成電路的方法。在多種實施例中，上述陣列的非易失存儲單元以及多種功能均于此披露。舉例而言，電荷儲存結構可儲存至少兩種電荷儲存狀態，其每一個均對應至電荷儲存結構的一部分；同時電路所施加的偏壓安排，可改變上述所有電荷儲存狀態。另一實施例中，指令所提 供的電子是將非浮接區域(另一區域)的空穴移動至基材區域中所產生的。在某些實施例中，浮接區域與第一位線具有電接觸，同時非浮接區域與第二位線 具有電接觸。某些實施例中，輔助柵極與字線具有電接觸。在多種實施例中，非易失存儲陣列為虛擬接地陣列或NAND陣列。


圖IA顯示一種現有技術，其在非易失存儲單元中，將電子加入至浮動柵極中；圖IB顯示一種現有技術，其在非易失存儲單元中，將電子加入至電荷捕捉結構 中；圖2A顯示在非易失存儲單元中，將電子加入至浮動柵極中；圖2B顯示在非易失存儲單元中，將電子加入至電荷捕捉結構中；圖3A顯示在非易失存儲單元中，將電子由浮動柵極中移除；圖3B顯示在非易失存儲單元中，將空穴加入至部分電荷捕捉結構中；圖3C顯示在非易失存儲單元中，將空穴加入至電荷捕捉結構的不同部分之中，與 圖3B形成對比；圖4為實驗結果圖，顯示臨界電壓對應現有技術的編程時間，以及臨界電壓對應 更有效率的操作方式，所在非易失存儲單元之中，將電子加入至電荷捕捉結構所造成的結 果；圖5A顯示在非易失存儲單元的虛擬接地陣列中，將電子加入至非易失存儲單元 的儲存電荷結構；圖5B顯示在非易失存儲單元的NAND陣列中，加入電子至所選擇的非易失存儲單 元的電荷儲存結構；圖6A顯示在非易失存儲單元的虛擬接地陣列中，將空穴加入至所選擇的部分非 易失存儲單元的電荷儲存結構；圖6B顯示在非易失存儲單元的虛擬接地陣列中，將空穴加入至所選擇的非易失 存儲單元的不同電荷儲存結構部分，與圖6A形成對比；圖6C顯示非易失存儲單元的NAND陣列中，將空穴加入至所選擇的部分非易失存 儲單元的電荷儲存結構中；圖6D顯示在非易失存儲單元的NAND陣列中，將電荷加入至所選擇的非易失存儲 單元的不同電荷儲存結構部分，與圖6C形成對比；圖6E顯示在非易失存儲單元的NAND陣列中，將電子由非易失存儲單元的電荷儲 存結構中移除；圖7為非易失存儲器集成電路的區塊示意圖范例，其中控制電路具有偏壓設計， 可以浮動存儲陣列中，一或多個非易失存儲單元的源極或漏極之一，如此處所披露的那樣。主要元件符號說明110、210、310 柵極120、220、320 氧化硅層/(氧化硅/氮化硅/氧化硅層)
130、230、330 浮動柵極/電荷捕捉結構140,240,340 底部氧化硅層/底部介電結構150,250,350 漏極160,260,360 源極170,270,370 基材區域504、506、508、510、512、526、528、604、606、608、610、612、614、616、626、628、704
位線514、516、618、620、622、624、702 字線700 非易失存儲單元陣列701 列解碼器703 行解碼器705 總線706 感測放大器與數據輸入結構707 數據總線708 偏壓安排供應電壓709 偏壓安排狀態器711 數據輸入線715 數據輸出線750:集成電路
具體實施例方式圖IA顯示一種現有技術，其關于在非易失存儲單元中將電子加入至浮動柵極的操作。摻雜P型的基材區域170包含摻雜η+的漏極與源極區域150與160。其余存儲單 元，包含一位于基材上的底部介電結構140、該介電結構140之上的浮動柵極130(底部氧化 硅層)、一頂部介電結構120 (氧化硅/氮化硅/氧化硅層)位于浮動柵極130之上、以及介 電結構120上的柵極110。代表性的頂部介電結構包含氧化硅/氮化硅/氧化硅(ONO)結 構，其厚度范圍約為5-20奈米，優選實施例約為10-15奈米。代表性的底部介電層包含二 氧化硅與氮氧化硅，其厚度范圍約在3-15奈米，優選實施例中約為8-12奈米。其他實施例 中，底部介電材料包含類似的高介電常數材料，包含如αι2Ο3。代表性的浮動柵極為多晶硅， 其厚度范圍約為50-250奈米，優選實施例中約為100-200奈米。某些實施例中，柵極包含一種材料，其功函數大于N型硅的內部功函數，或大于 4. leV，優選實施例中大于4. 25eV，或大于5eV。代表性的柵極材料包含P型多晶硅、TiN, Pt、以及其他高功函數的金屬與材料。其他具有相對高功函數的材料亦可作為本技術的實 施例，包括但不限于Ru、Ir、Ni、與Co等金屬，亦包括但不限于Ru-Ti、Ni_Ti、金屬氮化物、 RuO2、與金屬氧化物等材料。高功函數的柵極材料，可于電子隧穿通過典型N型多晶硅柵極 時，提供較高的射入能障。具有二氧化硅頂部介電層的N型多晶硅柵極，其射入能障約為 3. 15eV。因此，本發明的實施例所采用的柵極與頂部介電材料，其射入能障均高于3. 15eV, 優選實施例高于3. 4eV,更佳的實施例中高于4eV。具有二氧化硅頂部介電層的P型多晶硅柵極，其射入能障約為4. 25eV,同時，相對于具有二氧化硅頂部介電層的N型多晶硅柵極，其可將會聚單元的臨界電壓降至大約2V。圖IA顯示穿越底部氧化硅層140于浮動柵極中加入電子，例如采用 Fowler-Nordeheim射入浮動柵極130。在圖IA的偏壓安排中，柵極110的電壓高于16V，源 極160的電壓為0V，漏極150的電壓為0V，基材區域170的電壓為0V。圖IB顯示現有技術中，于非易失存儲器上將電子加入至電荷捕捉結構的運作。圖IB的存儲單元類似于圖IA的存儲單元；然而，電荷儲存結構為電荷捕捉結構 130，而非浮動柵極。電荷捕捉結構包含氮化硅，其厚度約為3-9奈米，或可采用其他類似的 高介電常數材料，包含Al203、Hf02、或其他金屬氧化物。電荷捕捉結構可能為不連續的電荷 捕捉材料空間/粒子組合，或者如圖式中的連續層。舉例而言，類PHINES的存儲單元具有一底部氧化硅層，其厚度約為2_10奈米；一 電荷捕捉層，其厚度約為2-10奈米；以及一頂部氧化硅層，其厚度約為2-15奈米。圖IB中 的偏壓安排類似于圖IA中的偏壓安排。圖2A顯示在非易失存儲單元中，將電子加入至浮動柵極中。圖2A中，空穴由源極260產生，并流動至基材區域270 ；當空穴流至基材區域270 時，沖擊離子化效應會產生電子空穴對。其中電子由基材區域270穿越底部氧化硅層240 而射入浮動柵極230中。圖2A的偏壓安排中，柵極210的電壓為0-10V，漏極250為浮接， 源極260的電壓為0-6V，而基材區域270的電壓為0V。依據本發明的一種優選實施例，底 部介電結構240亦可為帶隙加工隧穿結構(bandgap engineered tunnel structure)，包含 氧化硅/氮化硅/氧化硅(ONO)結構；此種結構中，最上層氧化硅的厚度通常小于20埃，優 選厚度介于15埃至20埃之間；中央氮化物層的厚度通常小于20埃，優選厚度介于10埃至 20埃之間；最底層氧化物的厚度通常小于20埃，優選厚度介于5埃至20埃之間，或小于15 埃。圖2B顯示在非易失存儲單元中，將電子加入至電荷捕捉結構。圖2B的存儲單元 類似于圖2A的存儲單元；然而，其電荷儲存結構采用電荷捕捉結構230，而非浮動柵極。電 荷捕捉結構230可儲存多種電荷儲存狀態，例如將一種電荷儲存狀態對應的臨界電壓，儲 存于電荷捕捉結構230的左邊，另一種電荷儲存狀態的對應臨界電壓，則儲存于電荷捕捉 結構230的右邊。然而，于圖2B中，電子沿著電荷捕捉結構230射出，因此所有電荷儲存狀 態均受到射出電子的影響。圖3A顯示在非易失存儲單元上，將電子由浮動柵極去除。此一過程類似于圖IA 所示的過程，但柵極與基材區域的極性相反。于圖3A中，電子自浮動柵極中去除，例如經 Fowler-Nordheim隧穿離開浮動柵極330，經底部氧化硅層340進入基材區域370。就圖3A 的偏壓安排而言，柵極310的電壓位于-16至-20V之間，而源極360的電壓為0V，漏極350 的電壓為0V，基材區域370的電壓亦為0V。依據本發明的一種優選實施例，底部介電結構 340亦可為帶隙加工隧穿結構(bandgap engineered tunnel structure)，包含氧化硅/氮 化硅/氧化硅(ONO)結構；此種結構中，最上層氧化硅的厚度通常小于20埃，優選厚度介于 15埃至20埃之間；中央氮化物層的厚度通常小于20埃，優選厚度介于10埃至20埃之間； 最底層氧化物的厚度通常小于20埃，優選厚度介于5埃至20埃之間，或小于15埃。圖3B顯示在非易失存儲單元上加入空穴，使其成為電荷捕捉結構的一部分。空穴的增加，采用能帶間隧穿所引致的熱空穴注入。如圖3B所示，空穴加入于電荷補捉結構330 的右端電荷儲存態，而此一動作在柵極施加約_8至-IOV的電壓，源極施加約4. 5至5. 5V 的電壓，而漏極與基材區域施加OV的電壓。圖3C顯示在非易失存儲單元中，將空穴加入至電荷捕捉結構的另一部分，其相對于圖3B。如圖3C所示，其中空穴加入至電荷捕捉結構330的左端電荷儲存態，而此一動作 在柵極施加約_8至-IOV的電壓，漏極施加4. 5至5. 5V的電壓，源極與基材區域則施加OV 的電壓。在PHINES型存儲單元采用的操作算法中，亦可使用其他的寫入與擦除技術，例如 美國專利第6，690, 601號所示。其他存儲單元與其他操作算法亦屬可行。圖4為實驗結果圖，顯示現有技術中，臨界電壓對應編程時間的結果，以及更有效 率地在非易失存儲單元中，將電子加入至電荷捕捉結構的結果。通道長度為0. 16微米。路徑410與420均顯示電子如圖2B所示分別射入電荷儲 存裝置的左右部分后，左右電荷儲存狀態的臨界電壓改變，而其中柵極電壓為10V，而源極 電壓為6V。圖2B所示的操作方式，除了柵極電壓必須低于圖IB所示之外，電子射出速度也必 須大幅提升。在圖2B的操作中，當編程時間由0秒增加至0. 5毫秒時，臨界電壓值亦對應 左右電荷儲存狀態而由約為OV提升至約為4V。然而，如圖IB所示的操作，編程時間由0秒 增加至0. 5毫秒時，臨界電壓對應左右電荷儲存狀態僅由OV提升至約2V。圖5A顯示于非易失存儲單元的虛擬接地陣列中，將電子加入至電荷儲存結構的 過程。虛擬接地陣列的偏壓如下。字線514與516的電壓Vwli約為0至10V，而Vwl2亦約 為0至IOV。位線504、506、508、510與512具有Vblo為浮接，Vbli約為0至6V，Vbl2為浮接， Vbl3約為0至6V，Vbm為浮接。同時，對任何其他浮動的位線而言，電子射入該陣列的所有非 易失存儲單元中，如圖2A或圖2B所示。圖5B顯示非易失存儲單元中，于NAND陣列將電子加入至所選擇的非易失存儲單 元的操作過程。NAND陣列的偏壓如下。位線526的一端電壓Vbui約為0至6V，另一端的Vbui電壓 則為0V。位線528的一端電壓Vbu為0V，另一端的電壓Vbu亦為0V。字線518、520、522與 524的Vwui為浮動電壓、Vwu約為0至10V、V與Vm則為通道電壓。通道電壓，是指夠高的 電壓值，足以造成源極與漏極間的通道；但其電壓值若夠低，則可防止電子射入電荷儲存結 構之中。依此，字線522與524的所有非易失存儲單元，均不會有電子射入電荷儲存結構之 中。由于位線528兩端的電壓均為0V，因此無圖2A或圖2B中所需的潛在差異，無法使空穴 射入至基材中。同時，僅字線520與位線526交會處的非易失存儲單元符合條件，得以將電 子加入至電荷儲存結構之中。圖6A顯示在非易失存儲單元的虛擬接地陣列中，將空穴加入至所選擇的部分非 易失存儲單元的電荷儲存結構。虛擬接地陣列的偏壓如下。字線614與616的Vwu電壓約為-10至_5V，VWl2則約 為 OV。位線 604、606、608、610 與 612 的 Vblo 電壓為 0V, Vbli 約為 0V, Vbl2 約為 4 至 6V，Vbl3 約為2至3V，Vbm則為0V。僅有字線614與位線606及608交會處的非易失存儲單元，符合位線608將空穴加入至部分電荷儲存裝置的條件，如圖3B所示。圖6B顯示在非易失存儲單元的虛擬接地陣列中，將空穴加入至所選擇的非易失存儲單元的不同電荷儲存結構部分，與圖6A形成對比。虛擬接地陣列的偏壓如下。字線614與616的Vwu電壓約為-10至_5V，VWl2則約 為 OV。位線 604、606、608、610 與 612 的 Vblo 電壓為 2 至 3V，Vbli 約為 4 至 6V，Vbl2 約為 0V, Vbl3約0V，VBM亦為0V。僅有字線614與位線606及608交會處的非易失存儲單元，符合位 線606將空穴加入至部分電荷儲存裝置的條件，如圖3C所示。圖6C顯示非易失存儲單元的NAND陣列中，將空穴加入至所選擇的部分非易失存 儲單元的電荷儲存結構中。NAND陣列的偏壓如下。位線626的一端電壓Vbui約為4至6V，另一端的Vbui電壓 則為0V。位線628的一端電壓Vbu為0V，另一端的電壓Vbu亦為0V。字線618、620、622與 624的Vwlci電壓為0V、Vwu約為_5至_10V、VWl2與Vwu則為通道電壓。僅位于字線620與位 線626交會處的非易失存儲單元，符合圖3B中所需的條件，可將空穴加入至較靠近于字線 622與較遠離于字線618的部分電荷儲存結構。圖6D顯示在非易失存儲單元的NAND陣列中，將電荷加入至所選擇的非易失存儲 單元的不同電荷儲存結構部分，與圖6C形成對比。NAND陣列的偏壓如下。位線626的一端電壓Vbui為0V，另一端的Vbui電壓則約為 4至6V。位線628的一端電壓Vbu為0V，另一端的電壓Vbu亦為0V。字線618、620、622與 624的Vwlci電壓為通道電壓、Vwu約為_5至-IOVJwl2與Vwl3均為0V。僅位于字線620與位 線626交會處的非易失存儲單元，符合圖3C中所需的條件，可將電子加入至較靠近于字線 618與較遠離于字線622的部分電荷儲存結構。圖6Ε顯示在非易失存儲單元的NAND陣列中，將電子由非易失存儲單元的電荷儲 存結構中移除。NAND陣列的偏壓如下。位線626的一端電壓Vbui為0V，另一端的Vbui電壓亦為0V。 位線628的一端電壓Vbu為0V，另一端的電壓Vbu亦為0V。字線618、620、622與624的Vwlq 電壓約為-16至_20V、VWU約為-16至_20V、VWL2與Vwl3皆約為-16至-20V。此時電子由陣 列中所有非易失存儲單元內移除，如圖3A所示。圖7為非易失存儲器集成電路的區塊示意圖范例，其中控制電路具有偏壓設計， 可以浮動存儲陣列中，一或多個非易失存儲單元的源極或漏極之一，如此處所披露的那樣。位于半導體基材上的集成電路750，包含非易失存儲單元存儲陣列700。陣列700 的各個存儲單元均含有一調校過的通道區域介面，例如凹陷通道區域、或提高的源極或漏 極區域。陣列700的存儲單元可能為單獨單元，其與單一陣列或者多個陣列連結。列解碼 器701與多條字線702耦合，并沿著存儲陣列700中的橫列而設置。行解碼器703與多條 位線704耦合，并沿著存儲陣列700中的縱行而設置。總線705提供地址至列解碼器701 與行解碼器703。感測放大器與數據輸入結構706，藉由數據總線707與行解碼器703耦 合。數據由集成電路750上的輸入/輸出端口或其他內部/外部數據來源，經由數據輸入 線711，傳至數據輸入結構706 ；而數據亦由感測放大器706經由數據輸出線715，輸出至集 成電路上的輸出/輸入端口或其他內部/外部數據終端。一偏壓安排狀態器709控制偏壓 設定量，提供偏壓值708，以擦除與寫入驗證電壓，同時負責寫入、擦除、與讀取存儲單元，尤其可如此處所示,使得源極或漏極區域之一浮接，以增加電荷。 本發明的優選實施例與范例詳細披露如上，但應理解的是，上述范例僅為示意性的，而非用以限制權利要求的范圍。對本領域技術人員而言，可輕易依據所附權利要求書對 相關技術進行修改與組合。
權利要求
一種操作一半導體存儲單元陣列的方法，包含多個存儲單元安排成至少一列，每一所述存儲單元具有一柵極、一第一擴散區域、一第二擴散區域、一第一電荷捕捉位置、一第二電荷捕捉位置；多條字線與多個柵極在一列上連接；多條第一位線與多個第一擴散區域連接；多條第二位線與多個第二擴散區域連接；其中通過以下步驟對所述第一電荷捕捉位置及所述第二電荷捕捉位置進行編程偏壓一第一電壓至所述多條字線；偏壓一第二電壓至所述多條第一位線；及將所述多條第二位線浮接。
2.一種操作一半導體存儲單元陣列的方法，包含多個存儲單元安排成虛擬接地陣列，每一所述存儲單元具有一柵極、一第一擴散區域、 一第二擴散區域、一第一電荷捕捉位置、一第二電荷捕捉位置； 多條字線與多個柵極在一行上連接；其中通過以下步驟對一選取存儲單元中的所述第一電荷捕捉位置及所述第二電荷捕 捉位置進行編程偏壓一第一電壓至所述選取存儲單元中的一選取字線； 偏壓一第二電壓至所述第一擴散區域；及 將所述第二擴散區域接地。
全文摘要
本發明涉及施加浮動電壓于源極或漏極區的操作存儲器的裝置與方法。本發明提供一種操作非易失存儲單元、或操作該單元陣列中至少一單元的方法與裝置，其中當增加電荷至電荷儲存結構時，一源極區域或一漏極區域為浮接。
文檔編號G11C16/10GK101866693SQ20101021809
公開日2010年10月20日 申請日期2007年11月8日 優先權日2006年11月17日
發明者郭明昌 申請人:旺宏電子股份有限公司