專利名稱：：一種用于序列周邊接口增強讀取效能的方法與系統的制作方法
技術領域：
：本發明是有關于集成電路及其操作。特別是本發明提供一種關于在集成電路中用于增強數據讀取效能的方法與系統。而其中一例為本發明可以被應用于搭配使用一序列周邊接口協議的序列存儲元件中以達成快速數據傳送速率。然而必須理解的是本發明具有較為寬廣的應用范圍。舉例而言，本發明可以用在其它單獨或是嵌入式的存儲元件如動態隨機存取存儲器、靜態隨機存取存儲器、平行閃存或是其它非易失存儲器。本發明也可以應用于一序列周邊接口以用來進行電子元件之間的通訊。
背景技術：
：閃存已廣泛地使用于許多電子方面的應用中。這些存儲元件通常包含許多的輸入輸出接腳以放置存取此存儲單元所需的數據及地址。為了響應增加的空間及布線需求，序列閃存于是被開發以提供較少的接腳數目，通常僅需要一個或兩個數據接腳。此序列閃存可以提供給具有有限空間、接腳連接及消耗功率的系統儲存之用。序列閃存可以被用作程序代碼下載之用，以及儲存影像、聲音、文字及數據等用途。然而，傳統的序列閃存具有許多限制。舉例而言，一個傳統的序列周邊接口快閃存儲元件藉由串序或序列的方式傳送數據或地址位，如此限制了存儲元件的速度。因此，如同上述需要能夠提供一種改良技術以供序列周邊接口之用。
發明內容有鑒于此，本發明是有關于集成電路及其操作，特別是關于在集成電路中用于增強數據讀取效能的方法與系統。而其中一例為本發明可以被應用于搭配使用一序列周邊接口協議的序列存儲元件中以達成快速數據傳送速率。然而必須理解的是本發明具有較為寬廣的應用范圍。舉例而言，本發明可以用在其它單獨或是嵌入式的存儲元件如動態隨機存取存儲器、靜態隨機存取存儲器、平行閃存或是其它非易失存儲器。本發明也可以應用于一序列周邊接口以用來進行電子元件之間的通訊。根據一特定實施例，本發明提供一種自一集成電路中讀取數據的方法。此方法包含接收一讀取命令，該讀取命令與一增強數據讀取相關，且自多個輸入/輸出接腳接收一第一地址。此方法包含接收一第一效能增強指示，且根據至少一個與該第一效能增強指示相關的信息，決定是否即將進行一增強讀取操作。此方法包含等待n個頻率周期，其中n是一個整數，之后同時使用多個輸入/輸出接腳自該集成電路中的一存儲陣列輸出數據，該數據與該第一讀取地址相關。此方法包含進行一增強讀取操作，根據與該效能增強指示相關的信息，決定是否即將進行一增強讀取操作。在一特定實施例中，進行該增強讀取操作包含自該多個對應的輸入/輸出接腳接收一第二地址，接收一第二效能增強指示，且根據至少一個與該第二效能增強指示相關的信息，決定是否即將進行一第二增強讀取操作，且等待n個頻率周期，其中n是一個整數，之后同時使用該多個輸入/輸出接腳自該集成電路中輸出數據，該數據與該第二讀取地址相關。在一實施例中，本發明也包含至少根據與該第二效能增強指示相關的信息，決定是否即將進行一第二增強讀取操作。在一實施例中，決定是否即將進行一增強讀取操作包含比較一效能增強指示中的一第一位與一第二位。在一特定實施例中，此集成電路包含一序列周邊接口接腳安排組態，此序列周邊接口接腳安排組態包含第一接腳是芯片選擇(CSft)、第二接腳是數據輸出(S0/SI01)、第三接腳是寫入保護(WPft/SI02)、第四接腳是接地(GND)、第五接腳是數據輸入(SI/SIOO)、第六接腳是序列頻率(SCLK)、第七接腳是保留(H0LD#/SI03)以及第八接腳是供應電壓(VCC)。在一實施例中，此第一地址在六個頻率周期內接收。在一特定實施例中，此第一效能增強指示包含四個指示位P4、P5、P6和P7在第一增強指示頻率周期接收，而另四個指示位PO、Pl、P2和P3則在第二增強指示頻率周期接收。每一個第一增強指示頻率周期中所接收的四個指示位之一會與在第二增強指示頻率周期所接收的四個指示位對應之一進行比較。在一實施例中，會決定即將進行一增強讀取操作，假如下列條件成立(P7-P3)且(P6-P2)且(P5-Pl)且(P4-PO)。根據另一實施例，本發明提供一種自一集成電路中讀取數據的方法。此方法包含接收一讀取命令，其與在一相同頁面讀取數據相關。此方法包含自對應的多個輸入/輸出接腳接收一第一地址，且接收一第一效能增強指示，和根據至少一個與該第一效能增強指示相關的信息，決定是否即將進行一增強讀取操作。此方法包含等待n個頻率周期，其中n是一個整數，之后同時使用多個輸入/輸出接腳自一存儲陣列輸出數據，該數據與該第一讀取地址相關。此方法也包含進行一增強頁面讀取操作，根據與該效能增強指示相關的信息，決定是否即將進行該增強讀取操作。在一特定實施例中，進行該增強頁面讀取操作包含自該多個對應的輸入/輸出接腳接收一第二地址，接收一第二效能增強指示，且根據至少一個與該第二效能增強指示相關的信息，決定是否即將進行一第二增強讀取操作，且等待n個頻率周期，之后同時使用該多個輸入/輸出接腳自該集成電路中輸出數據，該數據與該第二讀取地址相關。在一實施例中，此集成電路包含一序列周邊接口接腳安排組態，此序列周邊接口接腳安排組態包含第一接腳是芯片選擇(CSft)、第二接腳是數據輸出(S0/SI01)、第三接腳是寫入保護(WPft/SI02)、第四接腳是接地(GND)、第五接腳是數據輸入(SI/SIOO)、第六接腳是序列頻率(SCLK)、第七接腳是保留(H0LD#/SI03)以及第八接腳是供應電壓(VCC)。根據一替代實施例，本發明提供一種增強數據讀取的系統。此系統包含一個或多個元件，組態為接收一讀取命令，其與一增強數據讀取相關。此系統包含一個或多個元件，組態為自多個輸入/輸出接腳接收一第一地址。此系統包含一個或多個元件，組態為接收一第一效能增強指示。此系統也包含一個或多個元件，組態為根據至少一個與該第一效能增強指示相關的信息，決定是否即將進行一增強讀取操作。此系統包含一個或多個元件，組態為等待n個頻率周期，其中n是一個整數，之后同時使用多個輸入/輸出接腳自該集成電路中的一存儲陣列輸出數據，該數據與該第一讀取地址相關。此系統包含一個或多個元件，組態為進行該增強讀取操作，假如決定即將進行該增強讀取操作。在一特定實施例中，此一個或多個元件進行該增強讀取操作包含此一個或多個元件進行下列功能1.自該多個輸入/輸出接腳接收一第二地址；2.接收一第二效能增強指示；以及3.等待n個頻率周期，其中n是一個整數，之后使用該多個輸入/輸出接腳自該集成電路中的該存儲陣列輸出數據，該數據與該第二讀取地址相關。在一實施例中，此系統也包含一個或多個元件以至少根據與該第二效能增強指示相關的信息，來決定是否即將進行一第二增強讀取操作。在一特定實施例中，此集成電路包含一序列周邊接口接腳安排組態，此序列周邊接口接腳安排組態包含第一接腳是芯片選擇(CSft)、第二接腳是數據輸出(S0/SI01)、第三接腳是寫入保護(WPft/SI02)、第四接腳是接地(GND)、第五接腳是數據輸入(SI/SIOO)、第六接腳是序列頻率(SCLK)、第七接腳是保留(H0LD#/SI03)以及第八接腳是供應電壓(VCC)。在一實施例中，此第一多個地址段落在六個頻率周期內接收。在一某些實施例中，此第一效能增強指示包含四個指示位P4、P5、P6和P7在第一增強指示頻率周期接收，而另四個指示位P0、Pl、P2和P3則在第二增強指示頻率周期接收，其中，會決定即將進行一增強讀取操作，假如下列條件成立(P7^P3)且(P6-P2)且(P5-Pl)且(P4-P0)。根據另一替代實施例，本發明提供自一集成電路中讀取數據的方法。此方法包含接收與一增強數據讀取相關的第一讀取命令，且處理與第一讀取命令相關的信息。此方法包含接收一第一多個地址段落，每一第一多個地址段落自其對應的多個輸入/輸出接腳同時接收。此方法包含至少根據與第一多個地址段落相關的信息，產生第一讀取地址。此方法也包含接收一第一效能增強指示，且根據與此第一效能增強指示相關的信息決定是否即將進行一增強讀取操作。此方法包含同時使用多個輸入/輸出接腳自該集成電路中的一存儲陣列輸出與第一讀取地址相關的數據。此方法包含進行一增強讀取操作，根據效能增強指示相關的信息決定是否即將進行此增強讀取操作。在本方法的一實施例中，此增強數據讀取方法包含接收一第二多個地址段落，每一第二多個地址段落自其對應的多個輸入/輸出接腳同時接收。此方法包含至少根據與第二多個地址段落相關的信息，產生第二讀取地址。此方法包含接收一第二效能增強指示，且同時使用多個輸入/輸出接腳自該集成電路中的一存儲陣列輸出與第二讀取地址相關的數據。在一特定實施例中，此方法也包含至少根據與此第二效能增強指示相關的數據，決定是否即將進行一第二增強讀取操作。舉例而言，在一實施例中，決定一增強讀取操作是否即將進行包含比較第一效能增強指示的一第一位與一第二位。在本方法的一實施例中，此集成電路包含一序列周邊接口接腳安排組態，其包含第一接腳是芯片選擇(CSft)、第二接腳是數據輸出(S0/SI01)、第三接腳是寫入保護(WP#/SI02)、第四接腳是接地(GND)、第五接腳是數據輸入(SI/S100)、第六接腳是序列頻率(SCLK)、第七接腳是保留(H0LD#/SI03)以及第八接腳是供應電壓(VCC)。在一特定實施例中，此第一讀取命令包含一讀取命令。在一實施例中，此第一多個地址段落在六個頻率周期內接收。在一實施例中，此第一效能增強指示包含四個指示位P4、P5、P6和P7在第一增強指示頻率周期接收，而另四個指示位P0、Pl、P2和P3則在第二增強指示頻率周期接收。在每一第一頻率周期所接收的指示位會與在第二頻率周期所接收的指示位對應之一進行比較。在一特定實施例中，會決定即將進行一增強讀取操作，假如下列條件成立(P7^P3)且(P6-P2)且(P5-Pl)且(P4-P0)。根據另一實施例，本發明提供一種自一集成電路中讀取數據的方法。此方法包含接收一第一讀取命令，其與加強頁面讀取相關，且處理與第一讀取命令相關的數據。此方法包含接收一第一多個地址段落，每一第一多個地址段落自其對應的多個輸入/輸出接腳同時接收。至少根據與第一多個地址段落相關的信息，產生第一讀取地址。此第一讀取地址與集成電路中的存儲陣列的第一頁面相關。方法包含接收一第一效能增強指示，且根據與此第一效能增強指示相關的信息決定是否即將進行一增強讀取操作。此方法也包含同時使用多個輸入/輸出接腳自該集成電路中的存儲陣列輸出與第一讀取地址相關的數據。假如根據與效能增強指示相關的信息決定即將進行此增強讀取操作的話，此方法包含下列步驟以進行一增強讀取操作。此方法包含接收第二多個地址段落，每一第二多個地址段落自其對應的多個輸入/輸出接腳同時接收。至少根據與第一及第二多個地址段落相關的信息，產生第二讀取地址。此方法包含接收一第二效能增強指示，且同時使用該多個輸入/輸出接腳自該集成電路中輸出數據，該數據與該第二讀取地址相關。在一實施例中，此第二讀取地址與集成電路中存儲陣列的第一頁面相關。此方法也包含至少根據與此第二效能增強指示相關的數據，決定是否即將進行一第二增強讀取操作。在本方法的一特定實施例中，此集成電路包含一序列周邊接口接腳安排組態，其包含第一接腳是芯片選擇(CSft)、第二接腳是數據輸出(S0/SI01)、第三接腳是寫入保護(WPft/SI02)、第四接腳是接地(GND)、第五接腳是數據輸入(SI/S100)、第六接腳是序列頻率(SCLK)、第七接腳是保留(H0LD#/SI03)以及第八接腳是供應電壓(VCC)。在一實施例中，此第一讀取命令包含對增強頁面讀取的一讀取命令。在一特定實施例中，此存儲陣列中的頁面包含n個字節(舉例而言n=256)。在一實施例中，第二多個地址段落在m個頻率周期內接收(舉例而言m=2)。根據另一替代實施例，本發明提供一種增強數據讀取的系統。此系統包含一個或多個元件組態為1.接收第一讀取命令，其與一增強數據讀取相關；2.處理與第一讀取命令相關的信息；3.接收一第一多個地址段落，每一第一多個地址段落自其對應的多個輸入/輸出接腳同時接收；4.至少根據與第一多個地址段落相關的信息，產生第一讀取地址；5.接收一第一效能增強指示，且根據與此第一效能增強指示相關的信息決定是否即將進行一增強讀取操作；6.同時使用多個輸入/輸出接腳自該集成電路中的存儲陣列輸出與第一讀取地址相關的數據；以及7.假如根據與效能增強指示相關的信息決定即將進行此增強讀取操作的話，進行一增強讀取操作。在一實施例中，此系統包含一個或多個元件以根據至少一個與該第二效能增強指示相關的信息，決定是否即將進行一第二增強讀取操作。在一特定實施例中，此系統包含一個或多個元件以進行該增強讀取操作，舉例而言該些元件進行下列功能1.接收一第二多個地址段落，每一第二多個地址段落自其對應的多個輸入/輸出接腳同時接收；2.至少根據與第二多個地址段落相關的信息，產生第二讀取地址3.接收一第二效能增強指示且根據與此第二效能增強指示相關的信息決定是否即將進行一第二增強讀取操作；以及4.同時使用該多個輸入/輸出接腳自該集成電路中的該存儲陣列輸出數據，該數據與該第二讀取地址相關。在一特定實施例中，此系統包含一集成電路其包含一序列周邊接口接腳安排組態，此接腳安排組態包含第一接腳是芯片選擇(CSft)、第二接腳是數據輸出(S0/SI01)、第三接腳是寫入保護(WPft/SI02)、第四接腳是接地(GND)、第五接腳是數據輸入(SI/SI00)、第六接腳是序列頻率(SCLK)、第七接腳是保留(H0LD#/SI03)以及第八接腳是供應電壓(VCC)。在一實施例中，此第一多個地址段落在六個頻率周期內接收。在一實施例中，此第一效能增強指示包含四個指示位P4、P5、P6和P7在第一增強指示頻率周期接收，而另四個指示位P0、Pl、P2和P3則在第二增強指示頻率周期接收，且會決定即將進行一增強讀取操作，假如下列條件成立(P7-P3)且(P6-P2)且(P5-Pl)且(P4-P0)。相較于傳統的方式，藉由本發明可以達成許多好處。舉例而言，在一實施例中，本發明可以被應用于傳統的序列外圍接口接腳安排而提供一簡易的使用方法。在本發明的某些實施例中，可以提升數據及地址的傳送速率。而在某些實施例中，本發明可以提供高速及隨機的讀取操作。在一特定實施例中，本發明提供一頁面讀取方法可以在不需要重復冗余地址位的情況下進行數據的隨機存取。取決于實施例，本發明的一個或多個特征可以被達成。這些及其它特征將會在本發明說明書中被具體的描述，特別是在以下的敘述中。本發明的其它特征、目的及優點等將可透過下列所附圖式、發明詳細說明及權利要求書獲得充分了解。圖1為根據本發明實施例的一具有序列周邊接口輸入輸出端口集成電路的簡易接腳安排組態示意圖。圖2為根據本發明實施例的一具有存儲元件的集成電路的簡易方塊示意圖。圖3為根據本發明實施例的增強數據讀取方法的簡易流程圖。圖4A和圖4B為根據本發明一實施例的一集成電路中增強數據讀取方法的簡易時序圖。圖5為根據本發明實施例的增強頁面數據讀取方法的簡易流程圖。圖6A和圖6B為根據本發明一實施例的一集成電路中增強頁面讀取方法的簡易時序圖。主要元件符號說明200集成電路元件221地址產生器222數據緩存器223靜態隨機存取存儲器緩沖器224模式邏輯225頻率產生器226狀態機構9227高電壓產生器230存儲陣列231X譯碼器232頁面緩沖器233Y譯碼器234感應放大器236輸出緩沖器具體實施例方式本發明書有關于集成電路及其操作。特別是關于包含存儲元件的集成電路中用于增強讀取效能序列周邊接口協議的方法與系統。而其中一例為本發明可以被應用于搭配使用一序列周邊接口協議的序列存儲元件中以達成快速數據傳送速率。然而必須理解的是本發明具有較為寬廣的應用范圍。舉例而言，本發明可以用在其它單獨或是嵌入式的存儲元件如動態隨機存取存儲器、靜態隨機存取存儲器、平行閃存或是其它非易失存儲器。本發明也可以應用于一序列周邊接口以用來進行電子元件之間的通訊。取決于實施例，本發明包含許多可以被使用的不同的特征。這些特征包含下列參使用傳統的序列周邊接口接腳安排可以達到較高的數據傳送率。參僅需使用一個讀取命令就可以進行多重隨機讀取操作。以及參僅需使用一個讀取命令和部分地址信息就可以在同一頁數據中進行多重隨機讀取操作。如同以上所描述的，上述的特征可以應用在一個或多個的實施例中。這些特征僅是范例之用，并不是用來限制本發明的權利要求范圍。對于熟習本技藝者而言，可輕易地達成各種的變異、修改與結合。圖1為根據本發明實施例的一具有序列周邊接口輸入輸出端口集成電路100的簡易接腳安排組態示意圖。這些圖標僅是范例之用，并不是用來限制本發明的權利要求范圍。對于熟習本技藝者而言，可輕易地達成各種的變異、修改與結合。如圖所示，根據本發明的一實施例，此集成電路元件包含以下的信號第一接腳是芯片選擇(CSft)、第二接腳是數據輸出(S0)、第三接腳是寫入保護(WP#)、第四接腳是接地(GND)、第五接腳是數據輸入(DI)、第六接腳是序列頻率(SCLK)、第七接腳是保留(H0LD#)以及第八接腳是供應電壓(VCC)。在某些實施例中，第二接腳被安排為S0/SI01、第三接腳被安排為WPft/SI02、第五接腳被安排為SI/SI00，而第七接腳被安排為H0LDft/SI03。在以下的描述中，這些輸入輸出接腳根據不同的實施例的多種方法中被用來傳遞地址和數據。圖2為根據本發明實施例的一具有存儲元件的集成電路的簡易方塊示意圖。此圖標僅是范例之用，并不是用來限制本發明的權利要求范圍。對于熟習本技藝者而言，可輕易地達成各種的變異、修改與結合。如圖所示，集成電路元件200包括許多輸入區塊耦接至其各自的輸入輸出接腳。在一特定的實施例中，此集成電路元件包含符合序列周邊接口接腳安排的輸入輸出接腳。舉例而言，元件200可以包括與下列輸入/輸出電路區塊耦接的輸入輸出接腳。SI/SI00接腳耦接至SI/SI00區±央211;S0/SI01接腳耦接至S0/SI01區±央212;10WP#/SI02接腳耦接至WP#/ACC區塊213;H0LD#/SI03接腳耦接至H0LD#區塊214;CS#接腳耦接至CS#區塊215;SCLK接腳耦接至SCLK區塊216。如圖2所示，元件200也包括與此存儲陣列230相關的下列電路區塊。存儲陣列230，X譯碼器231，頁面緩沖器232，Y譯碼器233，感應放大器234，以及輸出緩沖器236。元件200也包括下列控制與支持電路區塊。地址產生器221，數據緩存器222，靜態隨機存取存儲器緩沖器223，模式邏輯224，頻率產生器225，狀態機構226，以及高電壓產生器227。僅是作為例示之用，根據本發明一特定實施例來討論元件200的某些操作。在終端216的系統頻率信號SCLK與頻率產生器225耦接，其又會與模式邏輯224耦接。模式邏輯224在操作上會耦接以接收在CS#輸入終端215的芯片選擇信號。命令或是指令可以經由輸入SI/SI00區塊211來輸入，且然后傳遞到數據緩存器222和模式邏輯224。模式邏輯224與狀態機構226搭配使用來譯碼并執行此命令，例如讀取、擦除或是編程操作。在一實施例中，模式邏輯224也自WP#/SI02區塊213接收一信號以執行一寫入保護功能，且自H0LD#/SI03區塊214接收一信號以阻止一頻率信號進入狀態機構226。根據一特定實施例，數據可以經由SI/SI00區塊211、S0/SI01區塊212、WP#/SI02區塊213及H0LD#/SI03區塊214輸入，其是與數據緩存器222耦接。數據緩存器222與靜態隨機存取存儲器緩沖器223耦接以暫時儲存。數據可以經由SI/SI00區塊211、S0/SI01區塊212、WP#/SI02區塊213及H0LD#/SI03區塊214輸出，其是與輸出緩沖器236耦接。一個地址對應于存儲陣列230中的一位置可以自數據緩存器222提供至地址產生器221。此地址然后由X譯碼器231和Y譯碼器233進行譯碼。頁面緩沖器232耦接至存儲陣列230以提供存儲操作的暫時儲存。在一讀取操作中，此數據自存儲陣列230經由感應放大器234傳送至輸出緩沖器236。而在一寫入操作中，此數據自數據緩存器222經由頁面緩沖器232后傳送至存儲陣列230。對于高電壓操作，例如一寫入操作，高電壓產生器227被啟動。雖然，上述的描述中集成電路元件是使用一特定群組的零件構成，但是當然也可以有其它各種的變異、修改與結合。舉例而言，某些零件可以被擴充或是結合。也可以加入其它的零件。根據實施例的不同，零件的安排也可以被交換或是取代。這些零件進一步的細節可以參閱說明書，及更明確的是參考以下的描述。圖3為根據本發明實施例的增強數據讀取方法的簡易流程圖。此圖標僅是范例之用，并不是用來限制本發明的權利要求范圍。對于熟習本技藝者而言，可輕易地達成各種的變異、修改與結合。如圖所示，此增強數據讀取方法可以簡單的歸納如下1、(步驟310)接收一第一讀取命令；2、(步驟320)處理與第一讀取命令相關的信息；3、(步驟330)接收一第一多個地址段落；4、(步驟340)至少根據與第一多個地址段落相關的信息，產生第一讀取地址；5、(步驟350)接收一第一效能增強指示，且決定是否即將進行一增強讀取操作；6、(步驟360)等待n個頻率周期，其中n是一個整數，之后自該集成電路中的一存儲陣列輸出數據；以及7、(步驟370)進行一增強讀取操作，假如決定即將進行一增強讀取操作。上述流程系列提供了一種根據本發明實施例的增強數據讀取方法。如圖所示，此方法是使用包含同時使用多個接腳來傳送地址及數據信息，及進行多重數據讀取操作以響應效能增強指示信息的程序組合。其它的替代方法也可以被提供，其中加入其它的程序、刪除一個或多個步驟、或是提供一個流程中一個或多個順序被改變，而不會偏離本發明的權利要求范圍的精神。本方法進一步的細節可以參閱說明書，及更明確的是參考以下的敘述。圖4A和圖4B為根據本發明一實施例的一集成電路中增強數據讀取方法的簡易時序圖。此圖標僅是范例之用，并不是用來限制本發明的權利要求范圍。對于熟習本技藝者而言，可輕易地達成各種的變異、修改與結合。現在會搭配圖3的簡易流程圖以及圖4A和圖4B的簡易時序圖來說明同時使用四個輸入輸出接腳的此增強數據讀取方法。在一特定范例中，一個75MHz的頻率被使用。在其它的實施例中，頻率速率可以根據不同的應用而調整。如圖所示，芯片選擇(CS#)信號被設置為低準位。在步驟310，一個8位指令，設計為32(16進位)使用SI/SIOO接腳來傳送。在步驟320，此方法包含處理與第一讀取命令相關的信息。請參閱圖2，此命令被傳送至模式邏輯224而被譯碼，而狀態機構226被啟動以準備與此增強讀取命令相關的進一步數據。在步驟330，一個24位地址A0、、、A23，使用SI/SI00、S0/SI01、WP#/SI02和H0LD#/SI03接腳來接收。每一個接腳接收一系列的地址位，其被指派為地址段落。在一特定的實施例中，此24位地址在頻率信號SCLK的六個頻率周期接收。此地址傳送的時序會在以下的表l中顯示。<table>tableseeoriginaldocumentpage12</column></row><table>表1舉例而言，在第一地址頻率周期，SI/SI00接收地址位A20，S0/SI01接收地址位A21，WP#/SI02接收地址位A22，H0LD#/SI03接收地址位A23。依序地，在第二地址頻率周期同時接收地址位A16、A17、A18和A19，在第三地址頻率周期同時接收地址位A12、A13、A14和A15，在第四地址頻率周期同時接收地址位A8、A9、A10和All,在第五地址頻率周期同時接收地址位A4、A5、A6和A7，而在第六地址頻率周期同時接收地址位A0、Al、A2和A3。請參閱圖2，在一實施例中，第一段落的地址位A20、A16、A12、A8、A4和A0使用SI/SI00接腳接收，且自SI/SI00區塊211傳送至數據緩存器222。第二段落的地址位A21、A17、A13、A9、A5和Al使用S0/SI01接腳接收，且自S0/SI01區塊212傳送至數據緩存器222。第三段落的地址位A22、A18、A14、A10、A6和A2使用WP#/SI02接腳接收，且自WP#區塊213傳送至數據緩存器222。第四段落的地址位A23、A19、A15、All、A7和A3使用H0LD#/SI03接腳接收，且自H0LDft區塊214傳送至數據緩存器222。在步驟340，此地址段落傳送至地址產生器區塊221，其中此地址段落的地址位匯編成一讀取地址，例如，A24、A23、、Al、A0。請重新參閱圖4A，在頻率信號SCLK的下兩個頻率周期，此方法接收一第一效能增強指示(步驟350)。在一特定的實施例中，此第一效能增強指示包括8個位，例如，PO到P7，其是使用四個輸入/輸出接腳接收。舉例而言，四個指示位P4、P5、P6和P7在第一增強指示頻率周期接收，而另四個指示位PO、Pl、P2和P3則在第二增強指示頻率周期接收。在步驟350，此效能增強指示根據至少與此效能增強指示相關的信息進行處理，以決定是否即將進行一增強讀取操作。在一特定的實施例中，每一個第一增強指示頻率周期中所接收的四個指示位之一會與在第二增強指示頻率周期所接收的四個指示位對應之一進行比較。在一范例中，會決定即將進行一增強讀取操作，假如下列條件成立(P7^P3)且(P6^P2)且(P5#Pl)且(P4#P0)。當然，可以有其它的變異或是修改。在一實施例中，此方法包含等待n個頻率周期，其中n是一個整數以選取適合特定的應用。在一特定的實施例中，此等待周期可以是8個頻率周期。在步驟360，此方法包含存取存儲陣列230以提取與在步驟340所產生的第一讀取地址相關的數據。此方法也包含同時使用輸入/輸出接腳自該集成電路中的存儲陣列輸出此被提取的數據。如圖4A中所示，一字節的數據D0-D7在兩個頻率周期中被傳送，例如，在第一數據頻率周期傳送數據位D4-D7，而在第二數據頻率周期傳送數據位D0-D3。在一實施例中，每一讀取操作或根據應用的需求輸出特定數目的字節。舉例而言，在一讀取操作中所傳送的字節數目可以是一字節、二字節或是四字節等。在步驟370，假如根據與此效能增強指示相關的數據決定即將進行一增強讀取操作的話，則進行一增強讀取操作。在此增強讀取的一實施例中，不需要一個新的讀取命令就可以進行一數據讀取。此處，第二讀取地址的地址段落被接收，且一第二讀取地址被形成以選取一第二存儲位置。在一特定的實施例中，此增強數據讀取方法包含下列步驟1、(步驟510)接收一第二地址；2、(步驟520)接收一第二效能增強指示；3、(步驟530)等待n個頻率周期，其中n是一個整數，之后同時使用多個輸入/輸出接腳自該集成電路中的存儲陣列輸出數據；4、(步驟540)至少根據與此第二效能增強指示相關的數據，決定是否即將進行一第二增強讀取操作。13在步驟510，一個第二地址自對應的多個輸入/輸出接腳接收。舉例而言，同時使用四個輸入/輸出接腳來接收位地址A23-A0。此第二地址由A23-A0組成，所以其是獨立于第一地址。此第一地址和第二地址可以位于不同的頁面之中。在步驟520，接收一第二效能增強指示。如圖4B中所示，同時使用四個輸入/輸出接腳來接收效能增強指示位，如同之前所描述過的。在步驟530，此方法包含等待n個頻率周期，其中n是一個整數，之后同時使用多個輸入/輸出接腳自該集成電路中的存儲陣列輸出數據。此數據與第二讀取地址相關。如圖4B中所示，數據位D7-D0分別在兩個頻率周期中同時使用四個輸入/輸出接腳來輸出。在步驟540，此方法包含根據至少與此第二效能增強指示相關的信息，來決定是否即將進行一第二增強讀取操作。類似于之前所描述的，效能增強指示位P7-P0被檢驗，且會決定即將進行一增強讀取操作，假如下列條件成立(P7#P3)且(P6#P2)且(P5#Pl)且(P4^P0)。在一實施例中，只要是效能增強指示被設置，此增強讀取就會持續地進行。根據之前所描述的實施例，此增強讀取方法會依照效能增強指示的需求而持續地進行。因此，一個單一讀取命令允許多重隨機數據讀取操作。相反地，傳統技術每一個讀取命令僅允許單一讀取操作。對多重數據讀取操作而言，傳統技術必須對每一數據讀取操作皆收一命令并加以解碼，導致更多的系統運作管理時間。在某些集成電路，一個存儲陣列經排被安排為頁面。在一例子中，一頁面包括256字節。在其它的例子中，一頁面可以包括512，1K或是4K字節等。在某些應用中，或許希望在一存儲陣列同一頁面的不同存儲位置進行多重讀取操作。根據本發明的另一實施例，一種不需要重復讀取命令或是重復復制地址信息就可以在一存儲陣列同一頁面的不同存儲位置進行多重讀取操作的方法被提供。更多實施例的細節會在以下描述。圖6A和圖6B為根據本發明一實施例的一集成電路中增強數據讀取方法的簡易時序圖。此圖標僅是范例之用，并不是用來限制本發明的申請專利范圍。對于熟習本技藝者而言，可輕易地達成各種的變異、修改與結合。此增強頁面讀取方法包含在一存儲陣列同一頁面的多重數據讀取操作。此增強頁面讀取方法包含下列步驟1、接收一第一讀取命令；2、處理與第一讀取命令相關的信息；3、接收一第一多個地址段落；4、至少根據與地址段落相關的信息，產生第一讀取地址；5、接收一第一效能增強指示，且決定是否即將進行一增強讀取操作；6、等待n個頻率周期，其中n是一個整數，之后自該集成電路中的一存儲陣列輸出數據；以及7、進行一增強讀取操作，假如決定即將進行一增強讀取操作。如上述描述，此增強頁面讀取方法與之前所描述的增強讀取方法很類似。然而，與圖3中的方法是讀取隨機存儲位置不同的是，此增強頁面讀取方法包含在存儲陣列的特定頁面的存儲位置進行多重數據讀取操作。此方法會在以下進一步描述。如圖6B所示，假如決定即將進行一增強讀取操作而要進行一增強讀取操作的話，一第二讀取地址A7-A0被形成以選取一第二存儲位置，其在與第一讀取地址相關的第一存儲地址的相同頁面中。在此實施例中，位A23-A8被指定為不同的頁面，而位A7-A0則被指定為相同頁面中的不同字節。在一特定實施例中，此增強頁面讀取方法包含下列步驟1、接收一第二地址在第一頁面中；2、接收一第二效能增強指示；3、等待n個頻率周期，其中n是一個整數，之后自該集成電路中的存儲陣列輸出數據；以及4、至少根據與第二效能增強指示相關的信息，決定是否即將進行一第二增強讀取操作。在圖6B中，接收第二多個地址段落。每一個第二多個地址段落同時自每一個所對應的多個輸入/輸出接腳接收。舉例而言，在圖6B中，地址位A7-A0，使用四個名為SI/SI00、S0/SI01、WP#/SI02和H0LD#/SI03的輸入/輸出接腳來接收。在一特定的實施例中，一頁面包括256字節，其可以由一8位地址于此頁面中尋址。因此如圖6B所示，此地址位A7-A0被安排成每一個包含2位的四個地址段落，如，A4和A0、A5和Al、A6和A2及A7和A3。至少根據與第二多個地址段落與第一多個頁面地址段落表相關的信息，產生一第二讀取地址。舉例而言，在圖6B中，使用由第一多個頁面地址段落的地址位A23-A8和由第二多個地址段落的地址位A7-A0，產生一第二讀取地址。根據本發明一實施例中，因為第二讀取地址指向與第一獨取地址相同頁面中的一存儲位置，僅需要傳送第二讀取地址中的八個位。一讀取命令和重復地地址位A23-A8并不需要傳送。其結果是可以減少系統運作管理時間。接收一第二效能增強指示。如圖6B中所示，同時使用四個輸入/輸出接腳分別在兩個頻率周期中接收效能增強指示位P7-P0，如同之前所描述過的。此方法包含等待n個頻率周期，之后同時使用多個輸入/輸出接腳自該集成電路中的存儲陣列輸出數據。此等待頻率周期的數目n，可以視應用的需求而選取。舉例而言，在一特定的實施例中，n可以被設定為八個等待頻率周期。此數據是與第二讀取地址相關。如圖6B中所示，數據位D7-D0分別在兩個頻率周期中同時使用四個輸入/輸出接腳來輸出。此方法包含根據至少與此第二效能增強指示相關的信息，來決定是否即將進行一第二增強讀取操作。此處效能增強指示位P7-P0被處理，且會進行一增強讀取操作，假如下列條件成立(P7#P3)且(P6#P2)且(P5#Pl)且(P4#PO)。在一實施例中，只要是效能增強指示被設置，此增強讀取就會持續地進行。根據一替代實施例，本發明提供一種增強數據讀取的系統。此系統的一個范例可以參閱圖2至圖6B圖。舉例而言，此系統包含一個或多個元件，組態為1、接收一頁面讀取命令，其與一增強數據讀取相關；2、處理與此頁面讀取命令相關的信息；3、接收第一多個地址段落，每一第一多個地址段落自每一對應的輸入/輸出接腳同時接收；4、至少根據與第一多個地址段落相關的信息，產生第一頁面讀取地址；5、接收一第一效能增強指示；6、根據與效能增強指示相關的信息，決定是否即將進行一增強讀取操作；157、等待n個頻率周期，其中n是一個整數，之后使用第一多個輸入/輸出接腳同時自該集成電路中的存儲陣列輸出數據，此數據與第一頁面讀取地址相關；以及8、進行一增強讀取操作，假如決定即將進行一增強讀取操作。在一實施例中，本發明的系統包含一個或多個元件會至少根據與第二效能增強指示相關的信息，決定是否即將進行一第二增強讀取操作。在一特定的進行此增強讀取操作的實施例中，此系統包含一個或多個元件，以進行1、接收第二多個地址段落，每一第二多個地址段落自每一對應的輸入/輸出接腳同時接收；2、至少根據與第二多個地址段落相關的信息，產生第二讀取地址；3、接收一第二效能增強指示，且根據至少一個與該第二效能增強指示相關的信息，決定是否即將進行一第二增強讀取操作；以及4、等待n個頻率周期，其中n是一個整數，之后同時使用該多個輸入/輸出接腳自該集成電路中的該存儲陣列輸出數據，該數據與該第二讀取地址相關。在一特定的實施例中，此系統包含一集成電路其具有序列周邊接口輸入輸出接腳安排，此接腳安排包含第一接腳是芯片選擇(CSft)、第二接腳是數據輸出(S0/SI01)、第三接腳是寫入保護(WPft/SI02)、第四接腳是接地(GND)、第五接腳是數據輸入(SI/SI00)、第六接腳是序列頻率(SCLK)、第七接腳是保留(H0LD#/SI03)以及第八接腳是供應電壓(VCC)。在一實施例中，此第一多個地址段落在六個頻率周期內接收。在此系統的一特定實施例中，第一增強指示包括四個指示位P4、P5、P6和P7在第一增強指示頻率周期接收，而第二增強指示包括另四個指示位P0、Pl、P2和P3則在第二增強指示頻率周期接收。且會決定即將進行一增強讀取操作，假如下列條件成立(P7#P3)且(P6#P2)且(P5#Pl)且(P4-P0)。雖然上述是顯示根據本發明的實施例的用于存儲元件的序列周邊接口方法所使用一選定群組的零件、接腳組態以及時序系列，但是也可以有其它各種的變異、修改與結合。舉例而言，某些接腳的安排及功能可以被交換或修改。根據實施例的不同，時序的安排也可以被改變。舉另一例而言，使用頻率周期的下降或上升邊緣可以被交換或修改。對于熟習本技藝者而言，可輕易地達成各種的變異、修改與結合。舉例而言，本發明可以用在其它的存儲元件如動態隨機存取存儲器、靜態隨機存取存儲器、平行閃存或是其它非易失存儲器等等。在本發明已藉由參考詳述于上的該較佳實施例與例示而揭露的同時，需了解的是，該些實施例與例示僅為例示性之用而為非用以限制本發明，對于熟習本技藝者而言，可輕易地達成各種的修飾與結合，而該些修飾與結合應落于本發明的精神與及權利要求所限定的范圍中。權利要求1.一種自一集成電路中讀取數據的方法，其特征在于，該方法包含接收一讀取命令；接收一第一地址；接收一第一效能增強指示，且根據至少一個與該第一效能增強指示相關的信息來決定是否要進行一第一增強讀取操作；以及在根據該第一效能增強指示相關的信息而決定要進行該第一增強讀取操作時，進行該第一增強讀取操作。2.根據權利要求1所述的方法，其特征在于，在所述接收該第一效能增強指示且根據至少一個與該第一效能增強指示相關的信息來決定是否要進行該第一增強讀取操作步驟之后進一步包含等待n個頻率周期，其中n是一個整數，之后自該集成電路中的一存儲陣列輸出數據，該數據與該第一地址相關。3.根據權利要求1所述的方法，其特征在于，進一步包含自多個對應的輸入/輸出接腳接收一第二地址；接收一第二效能增強指示，且根據至少一個與該第二效能增強指示相關的信息，決定是否即將進行該第二增強讀取操作；等待n個頻率周期，其中n是一個整數，之后同時使用該多個輸入/輸出接腳自該集成電路中輸出數據，該數據與該第二地址相關；根據與該第二效能增強指示相關的信息，決定是否進行該第二增強讀取操作。4.根據權利要求1所述的方法，其特征在于，其中該集成電路包含一序列周邊接口接腳組態，該序列周邊接口接腳組態包含第一接腳是芯片選擇CSft、第二接腳是數據輸出SO/SI01、第三接腳是寫入保護WPft/SI02、第四接腳是接地GND、第五接腳是數據輸入SI/SI00、第六接腳是序列頻率SCLK、第七接腳是保留H0LD#/SI03以及第八接腳是供應電壓VCC。5.根據權利要求4所述的方法，其特征在于，其中該第一效能增強指示包含在一第一增強指示頻率周期所接收的指示位P4、P5、P6和P7，以及在一第二增強指示頻率周期所接收的指示位P0、Pl、P2和P3，每一在該第一增強指示頻率周期所接收的指示位會與所對應的在該第二增強指示頻率周期所接收的一指示位進行比較。6.根據權利要求5所述的方法，其特征在于，其中決定即將進行該第一增強讀取操作，假如下列條件成立P7-P3且P6-P2且P5-Pl且P4-P0。7.—種自一集成電路中讀取數據的方法，其特征在于，該方法包含接收一頁面讀取命令；接收一第一地址；接收一第一效能增強指示，且根據至少一個與該第一效能增強指示相關的信息，來決定是否要進行一第一增強頁面讀取操作；以及在根據該第一效能增強指示相關的信息而決定要進行該增強頁面讀取操作時，進行該增強頁面讀取操作。8.根據權利要求7所述的方法，其特征在于，在所述接收該第一效能增強指示，且根據至少一個與該第一效能增強指示相關的信息，來決定是否要進行該第一增強頁面讀取操作步驟之后進一步包含等待n個頻率周期，其中n是一個整數，之后同時使用多個輸入/輸出接腳自一存儲陣列輸出數據，該數據與該第一地址相關。9.根據權利要求7所述的方法，其特征在于，進一步包含自多個對應的輸入/輸出接腳接收一第二地址；接收一第二效能增強指示，且根據至少一個該第二效能增強指示相關的信息，決定是否即將進行一第二增強頁面讀取操作；以及等待n個頻率周期，其中n是一個整數，之后同時使用該多個輸入/輸出接腳自該集成電路中的該存儲陣列輸出數據，該數據與該第二地址相關。10.根據權利要求7所述的方法，其特征在于，其中該集成電路包含一序列周邊接口接腳組態，該序列周邊接口接腳組態包含第一接腳是芯片選擇CSft、第二接腳是數據輸出SO/SI01、第三接腳是寫入保護WPft/SI02、第四接腳是接地GND、第五接腳是數據輸入SI/SI00、第六接腳是序列頻率SCLK、第七接腳是保留H0LD#/SI03以及第八接腳是供應電壓VCC。11.根據權利要求IO所述的方法，其特征在于，其中該第一效能增強指示包含在一第一增強指示頻率周期所接收的指示位P4、P5、P6和P7，以及在一第二增強指示頻率周期所接收的指示位P0、Pl、P2和P3，每一在該第一增強指示頻率周期所接收的指示位會與所對應的在該第二增強指示頻率周期所接收的一指示位進行比較。12.—種增強數據讀取的系統，其特征在于，該系統包含一個或多個元件，組態為接收一讀取命令；接收一第一地址；接收一第一效能增強指示，并根據至少一個與該第一效能增強指示相關的信息，而決定是否要進行該第一增強讀取操作；在根據該第一效能增強指示相關的信息而決定要進行該第一增強讀取操作時，進行該第一增強讀取操作。13.根據權利要求12所述的系統，其特征在于，其中該一個或多個元件還進行接收一第二地址；接收一第二效能增強指示；以及等待n個頻率周期，其中n是一個整數，之后使用多個輸入/輸出接腳自該集成電路中的該存儲陣列輸出數據，該數據與該第二地址相關。14.根據權利要求13所述的系統，其特征在于，進一步包含一個或多個元件根據至少一個與該第二效能增強指示相關的信息而決定是否即將進行該第二增強讀取操作。15.根據權利要求12所述的系統，其特征在于，其中該集成電路包含一序列周邊接口接腳組態，該序列周邊接口接腳組態包含第一接腳是芯片選擇CSft、第二接腳是數據輸出S0/SI01、第三接腳是寫入保護WPft/SI02、第四接腳是接地GND、第五接腳是數據輸入SI/SI00、第六接腳是序列頻率SCLK、第七接腳是保留H0LD#/SI03以及第八接腳是供應電壓VCC。16.根據權利要求12所述的系統，其特征在于，其中該第一效能增強指示包含在一第一增強指示頻率周期所接收的指示位P4、P5、P6和P7，以及在一第二增強指示頻率周期所接收的指示位P0、Pl、P2和P3，其中決定即將進行該第一增強讀取操作，假如下列條件成立P7-P3且P6-P2且P5-PI且P4-P0c全文摘要文檔編號G11C7/22GK101697283SQ20091000172公開日2010年4月21日申請日期2009年1月6日優先權日2008年1月7日發明者劉家和,張坤龍,洪俊雄申請人:旺宏電子股份有限公司;