集成電路中的單元布局的制作方法
【專利摘要】本發明提供一種集成電路中的單元布局。根據本發明的集成電路中的單元布局，此單元布局含有第一單元，其包含了多條沿著第一方向延伸的第一多晶硅線，其中該多條第一多晶硅線具有一致的第一多晶硅節距與第一多晶硅寬度，此外還含有第二單元，其包含了多條沿著第一方向延伸的第二多晶硅線，其中多條第二多晶硅線具有一致的第二多晶硅節距與第二多晶硅寬度，第二多晶硅節距小于第一多晶硅節距，另包含與第一單元鄰接的邊界單元，邊界單元含有沿著該第一方向延伸的n條第一虛設多晶硅線和m條第二虛設多晶硅線。本發明提供的集成電路中的單元布局能增加最終所制成組件對于工藝變異與關鍵尺寸誤差的余裕度。
【專利說明】
集成電路中的單元布局
技術領域
[0001]本發明大體上與集成電路中的電路單元(circuitcell)有關，更特定地，其關于一種集成電路中采用具有混合多晶娃節距(mixed poly pitch)的邊界單元(boundarycell)的單元布局。
【背景技術】
[0002]如先前技術中已知的，工程師在設計復雜的集成電路(如微處理器)時一般會采用分級架構法。整個電路設計會被拆成多個高層級部件，其相互連接構成了整個電路。高層級部件會進一步拆分成比較小的部件，其相互連接構成了這些高層級部件。此分級拆解動作可能持續到整個架構中有數個層級存在。分級架構法的優點在于可管控實現復雜的電路設計，其另一優點則在于可讓工程師設計電路中不同的部件。
[0003]在分級架構的最高層級中，電路設計是由多個一般稱為“功能區塊(block)”的部件所組成的，其相互連接構成了集成電路。舉例言之，一個微處理器是由諸如運算邏輯單元、緩存器檔案、高速緩存、浮點運算單元、指令轉譯器等功能區塊所組成。這些功能區塊具有輸入與輸出端，其相互耦接構成了微處理器電路設計。
[0004]每個功能區塊都是由多個通稱為“單元(cell)”的較小部件所組成的，如邏輯門(如AND，0R，NAND，N0R)、正反器、多任務器、緩存器、比較器、計數器等。這些單元都具有輸入與輸出端，其相互耦接構成了一個功能區塊。這些單元可以是從一般的單元庫中選出來的標準單元。工程師在設計一個區塊時通常會先著重在該區塊中要含有那些單元，以及這些單元要如何邏輯連接，意即哪些輸入端要連接到哪些輸出端。接著，他們才會將重點放在這些納入的單元實體上要如何設置在區塊中，以及它們的輸出/入端實體上要如何連接。
[0005]關于將眾單元實體設置在一個功能區塊中，目前一般來說有兩種作法，其一是設計者自己手動將這些單元實體設置在功能區塊中。這類型的功能區塊一般稱為自定義區塊。自定義區塊的其中一種例子即是高密度記憶單元，如動態隨機存取記憶單元(DRAM)。另一個將眾單元實體設置在功能區塊中的作法是利用計算機輔助設計軟件工具。這類工具通常被稱為自動布線/繞線工具(auto-place-route，APR)，由APR工具所設置出的功能區塊一般稱為APR區塊。APR工具中會輸入構成目標區塊的單元列表(包含它們的實體區域以及輸出/入端規格)、這些單元要如何連接在一起的識別信息、以及要放置這些單元的區塊的邊界?目息O
[0006]隨著集成電路的尺度越來越微縮，集成電路變得越來越精密，因此必須施行一些設計規范限制，其成為了布局設計中的主要限制。對集成電路中那些頻繁使用的標準單元來說，這些限制性的設計規范增加了芯片區域的使用率，但也增加了自動布線/繞線設計的困難度，其容易違反設計規范驗證。

【發明內容】

[0007]本發明的目的之一即在于提出集成電路中的一種單元布局，其包含至少兩個不同的多晶硅節距(Pitch)，可以在IC設計時間中實作而不違反到設計規范驗證。
[0008]根據本發明一個實施方式，其提出了一種集成電路中的單元布局。此單元布局建構了一部份的專用集成電路或是系統上芯片。此單元布局含有第一單元，其包含了多條沿著第一方向延伸的第一多晶硅線，其中該多條第一多晶硅線具有一致的第一多晶硅節距與第一多晶硅寬度。此外還含有第二單元，其包含了多條沿著第一方向延伸的第二多晶硅線，其中該多條第二多晶硅線具有一致的第二多晶硅節距與第二多晶硅寬度。第二多晶硅節距小于第一多晶硅節距。另包含與第一單元鄰接的邊界單元，該邊界單元含有沿著該第一方向延伸的η條第一虛設多晶硅線和m條第二虛設多晶硅線。
[0009]根據本發明另一實施例，該η條第一虛設多晶硅線具有一致的第一多晶硅節距，該m條第二虛設多晶硅線具有一致的第二多晶硅節距，其中η與m皆為大于或等于2的整數。根據本發明一實施例，該第一單元可以是從一般的單元庫中選出的標準單元。
[0010]根據本發明另一實施方式，該集成電路中的單元布局含有L形單元，其包含了多條的多晶硅線沿著第一方向延伸，其中該多條多晶硅線具有一致的第一多晶硅節距與第一多晶硅寬度。此外還包含了與該L形單元鄰接的一邊界單元，該邊界單元具有兩個與該L形單元共享的共同單元邊界。該邊界單元中含有沿著第一方向延伸的η條第一虛設多晶娃線和m條第二虛設多晶硅線，其中該η條第一虛設多晶硅線具有一致的第一多晶硅節距，該m條第二虛設多晶硅線具有一致的第二多晶硅節距，其中η與m皆為正整數。
[0011]本發明的集成電路中的單元布局能增加最終所制成組件對于工藝變異與關鍵尺寸誤差的余裕度。
[0012]本發明的這些及其他的目的對于本領域的技術人員來說，在閱讀了下述優選實施例的詳細說明以后是很容易理解和明白的，所述優選實施例通過多幅圖予以揭示。
【附圖說明】
[0013]圖1顯示本發明實施例中由單元布局Cl、單元布局C2、以及邊界單元布局BC所組成的單元布局。
[0014]圖2為根據本發明實施例邊界單元范例的平面放大圖。
[0015]圖3顯示出本發明另一實施例中由L形單元布局LC與邊界單元布局BC所組成的單兀布局。
[0016]圖4為根據本發明另一實施例顯示出邊界單元范例的布局示意圖。
【具體實施方式】
[0017]本說明書及權利要求書使用了某些詞語代指特定的組件。本領域的技術人員可理解的是，制造商可能使用不同的名稱代指同一組件。本文件不通過名字的差別，而通過功能的差別來區分組件。在以下的說明書和權利要求書中，詞語“包括”是開放式的，因此其應理解為“包括，但不限于...”。
[0018]文中的實施例參照多張截面圖來說明，其中示意性地描繪出了各實施例在工藝演進時的結構以及其理想化的呈現。如此，可以預期到實作中所繪示的對象的形狀會因工藝技術以及/或制造誤差而有所改變。故此，這些實施例不應被理解成是僅局限于圖中所繪的特定形狀，其應包含因制造所導致的形狀差異等。
[0019]在本發明通篇說明中，其“標準單元”與“宏電路”兩詞指那些已預先設計布局的單元。此外，“標準單元”與“宏電路”兩詞是可以互換的，其中“標準單元”一詞通常是指那些較小的單元，而“宏電路”一詞通常是指那些具有較多功能的較大單元。標準單元與宏電路可能是以數據庫的形式儲存在電路的單元/組件庫中。
[0020]使用設計規范限制(RDRs)來改善組件制作的良率是先進半導體工藝中已知的手段，32納米節點以下的其中一種設計規范限制就是限制多晶硅圖案(IC制造中的最低層的導體層)只能沿單一方向設置，此即所有的多晶硅導體都必須是呈相互平行的垂直或水平方位。此外，其更進一步限制了多晶硅層必須具有一致的寬度與節距(pitch)。這些規范可以確保在工藝變異的影響下還可以有較為一致的制作結果，意即在這些設計規范限制下所制作出的組件會具有較低的工藝變異敏感度。然而，在現今某些應用中會需要設計出具有混合多晶硅節距的集成電路，但又希望不會違背到設計規范驗證。本發明即是在設法解決此問題。
[0021 ]圖1描繪出本發明的一實施范例，如圖中所示，單元布局I是由單元布局Cl、單元布局C2、以及邊界單元BC所組成的。單元布局I可以是專用集成電路(ASIC)或是系統上芯片(SoC)的一部分，但未局限于此。應了解此圖描繪出了三個相鄰單元簡化后的平面圖。為簡明之故，每個單元中僅繪示出多晶硅線/圖形(poly line)部位。應了解視設計需求而定，這些單元中可能還會排列有其他的組成組件，如離子井、擴散區域、電軌(power rail)、或金屬層等。
[0022]如圖1所示，單元Cl(可為從一般的組件庫中所選出的標準單元)具有單元邊界101，其界定出了單元Cl的界線與尺寸。舉例言之，單元Cl可為一種邏輯單元，其包含但不局限于PMOS晶體管以及NMOS晶體管。根據本發明實施例，單元Cl中設置有多條多晶硅線10。為簡明之故，圖中僅描繪出四條多晶硅線10。根據本發明實施例，多晶硅線10彼此平行排列。根據本發明實施例，多晶硅線10是IC制造中最低層的導體層，在32納米節點以下，其被限制成只能沿著單一方向延伸。在圖1中，多晶硅線10沿著第一方向延伸，如參考軸y方向(單一走向)。
[0023]根據本發明實施例，單元Cl中的多晶硅線10具有一致的多晶硅節距Pl與一致的多晶硅寬度LI。多晶硅節距Pl等于多晶硅寬度LI加上兩條相鄰多晶硅線10之間的間距SI。根據本發明實施例，多晶硅寬度LI可為20，22，24或是28納米，但不局限于此。根據本發明實施例，多晶硅節距Pl可為100納米，但不局限于此。
[0024]根據本發明實施例，與單元Cl分隔的單元C2是單元邊界102，其界定出了單元C2的界線與尺寸。舉例來說，單元Cl可為宏電路(macro)，其包含但不局限是一種模擬宏電路或是一種內存宏電路，如靜態隨機存取內存(SRAM)宏電路、動態隨機存取內存(DRAM)宏電路等。SRAM宏電路或DRAM宏電路會含有數組形式的SRAM單元或DRAM單元，且可能會含有幫助內存數組運作的輔助電路。這些輔助電路可包含列編碼器、信號讀出放大器(senseamplifier)、電源門控電路集(power gating circuitry)、以及電平轉換電路集等例。
[0025]根據本發明實施例，單元C2中設置有多條多晶硅線20。為簡明之故，圖中僅描繪出三條多晶硅線20。根據本發明實施例，多晶硅線20彼此平行排列。根據本發明實施例，多晶硅線20是IC制造中最低層的導體層，在32納米節點以下，其被限制成只能沿單一方向延伸。在圖1中，多晶硅線20沿著參考軸y方向延伸(單一走向)。
[0026]根據本發明實施例，單元C2中的多晶硅線20具有一致的多晶硅節距P2與一致的多晶硅寬度L2。多晶硅節距P2等于多晶硅寬度L2加上兩條相鄰多晶硅線20之間的間距S2。根據本發明實施例，多晶硅寬度L2可為20，22，24或是28納米，但不局限于此。根據本發明實施例，多晶硅節距P2可為90納米，但不局限于此。根據本發明實施例，多晶硅節距P2小于多晶娃節距P I。
[0027]在多晶硅部分采用一致的節距與寬度并限制其多晶硅層線路布局為單一走向，其有助于增加最終所制成的組件對于工藝變異以及關鍵尺寸(critical dimens1ns，⑶)誤差的余裕度。
[0028]根據本發明實施例，邊界單元BC與單元Cl鄰接。邊界單元BC具有單元邊界103，其界定出了邊界單元BC的界限與尺寸，并與單元Cl共享共同的單元邊界131。根據本發明實施例，邊界單元BC包含了 η條第一虛設(dummy)多晶娃線30以及m條第二虛設多晶娃線40，其中η與m皆為正整數。根據本發明實施例，η與m皆為大于或等于2的正整數。在所描繪的實施例中，如圖1所示，其繪示出了三條第一虛設多晶硅線30a，30b，30c以及二條第二虛設多晶硅線40a，40b。然而，應了解本發明亦可實行其他數目的第一虛設多晶硅線30以及第二虛設多晶娃線40，視設計需求而定。
[0029]根據本發明實施例，第一虛設多晶硅線30以及第二虛設多晶硅線40沿著第一方向(即參考軸y方向)。根據本發明實施例，第一虛設多晶硅線30可能具有固定或可變的多晶硅寬度L3。舉例來說，多晶硅線寬度L3可能為20，22，24或28納米，但不局限于此。根據本發明實施例，第二虛設多晶硅線40可能具有固定或可變的多晶硅寬度L4，例如20納米。
[0030]根據本發明實施例，相互平行的第一虛設多晶硅線30以及第二虛設多晶硅線40沿著與該第一方向正交的第二方向(即參考軸X方向)連續排列。根據本發明實施例，第一虛設多晶娃線30具有多晶娃節距PI，第一■虛設多晶娃線40具有多晶娃節距P2。在圖1中，最左邊的第一虛設多晶硅線30a最接近單元Cl中最右邊的多晶硅線10，其多晶硅節距為P1。它們共同的單元邊界131設置在最左邊的第一虛設多晶硅線30a與最右邊的多晶硅線10之間。因此單元Cl中的多晶硅線10與邊界單元BC中的第一虛設多晶硅線30具有相同的節距P1。
[0031]根據本發明實施例，最左邊的第二虛設多晶硅線40a設置成最接近邊界單元BC中最右邊的第一虛設多晶硅線30c，其多晶硅節距為P1。其他的第二虛設多晶硅線40b設置成最接近邊界單元BC中的第二虛設多晶硅線40a，其多晶硅節距為P2。根據本發明實施例，第二虛設多晶硅線40的長度小于第一虛設多晶硅線30。舉例言之，第二虛設多晶硅線40沿著該第一方向或是參考軸y方向的長度約為第一虛設多晶硅線30長度的60%?70%。
[0032]本發明的優點在于導入了邊界單元的部件觀念，使得本領域的一般技藝人士在IC設計時間就能實行含有至少兩種以上不同多晶硅節距的單元布局，而不會違反到設計規范驗證。
[0033]圖2是根據本發明實施例的邊界單元BC范例的平面放大圖，除了虛設的多晶硅線以外，其中還繪示出了其他額外的部件，如電軌、離子井、以及擴散區域等。圖2中所繪的區域或邊界是示意性質的，它們的形狀并非是要被描繪成組件或電路布局中真實的區域形狀，也并非意欲要局限本發明的范疇。
[0034]如圖2所示，邊界單元BC范例可進一步包含N井310位于P型半導體基底上(未具體繪示)。邊界單元BC可進一步包含擴散區域320與330。舉例言之，擴散區域320可為P+區域，而擴散區域330可為N+區域，但并不局限于此。邊界單元BC還包含了位于第一虛設多晶硅線30a，30b，30c之間的中段金屬圖形380。邊界單元BC還可進一步包含電軌350與360。例如，電軌350可為VDD電軌，而電軌360可為VSS電軌，但并不局限于此。電軌350與360可以橫向伸入鄰近的單元Cl中。
[0035]圖3繪示出本發明另一實施例，如所示般，其單元布局2包含了L形單元LC以及邊界單元BC的電路布局。單元布局2可以是專用集成電路(ASIC)或是系統上芯片(SoC)的一部份，但未局限于此。應了解此圖描繪出了兩相鄰區域極簡化后的平面圖。為簡明之故，每個單元中僅繪示出多晶娃線部位。
[0036]如圖3所示，L形單元LC具有單元邊界501，其界定出L形單元LC的界限與尺寸。L形單元LC可以是從一般的組件庫中選出的標準單元。舉例言之，L形單元LC可為邏輯單元，其包含但不局限于PMOS晶體管以及NMOS晶體管。根據本發明實施例，L形單元LC中設置有多條多晶硅線50。為簡明之故，圖中僅描繪出了多晶硅線50a-50g。根據本發明實施例，多晶硅線50a-50g彼此平行排列。根據本發明實施例，多晶硅線50a-50g是IC制造中最低層的導體層，在32納米節點以下，其被限制成只能沿著單一方向延伸。在圖3中，多晶娃線50a-50g同樣是沿著第一方向(參考軸y方向)延伸。根據本發明實施例，多晶硅線50e-50g排列在L形單元LC中較下方的區域，且其多晶硅線的長度小于多晶硅線50a-50d。
[0037]根據本發明實施例，L形單元LC中多晶硅線50a_50g具有一致的多晶硅節距Pl與一致的多晶硅寬度LI。多晶硅節距Pl等于多晶硅寬度LI加上兩條相鄰多晶硅線50a-50g之間的間距SI。根據本發明實施例，多晶硅寬度LI可為20，22，24或是28納米，但不局限于此。根據本發明實施例，多晶硅節距Pl可為100納米，但不局限于此。在多晶硅部分采用一致的節距與寬度并限制其多晶硅層線路布局只能排列成單一走向，其有助于增加最終所制成組件對于工藝變異與關鍵尺寸誤差的余裕度。
[0038]根據本發明實施例，邊界單元BC系與L形單元LC鄰接。邊界單元BC具有單元邊界503，其界定出了邊界單元BC的界限與尺寸，并與L形單元LC共享兩個共同的單元邊界531，532。邊界單元BC同樣包含了 η條第一虛設多晶硅線30以及m條第二虛設多晶硅線40，其中η與m皆為正整數。根據本發明實施例，η與m皆為大于或等于2的正整數。在所描繪的實施例中，如圖3所示，其繪示出了三條第一虛設多晶硅線30a，30b，30c以及二條第二虛設多晶硅線40a，40b。然而，應了解本發明亦可實行其他數目的第一虛設多晶硅線30以及第二虛設多晶娃線40，視設計需求而定。
[0039]根據本發明實施例，第一虛設多晶硅線30以及第二虛設多晶硅線40沿著第一方向(即參考軸y方向)。根據本發明實施例，第一虛設多晶硅線30可能具有固定或可變的多晶硅寬度L3。舉例言之，多晶硅線寬度L3可能為20，22，24或28納米，但不局限于此。根據本發明實施例，第二虛設多晶硅線40可能具有固定的多晶硅寬度L4，例如20納米。根據本發明實施例，多晶硅線50e-50g可與第一虛設多晶硅線30a-30c分別對齊，其第一虛設多晶硅線30末端與多晶硅線50e-50g末端之間的距離t可介于206納米至1256納米之間，但不局限于此。
[0040]根據本發明實施例，相互平行的第一虛設多晶硅線30以及第二虛設多晶硅線40沿著與該第一方向正交的第二方向(即參考軸X方向)連續排列。根據本發明實施例，第一虛設多晶硅線30具有多晶硅節距Pl，第二虛設多晶硅線40具有多晶硅節距P2(P2〈P1)。在圖3中，最左邊的第一虛設多晶硅線30a最靠近L形單元LC中的多晶硅線50d，其多晶硅節距為P1。它們共同的單元邊界531設置在最左邊的第一虛設多晶硅線30a與多晶硅線50d之間，因此L形單元LC中的多晶娃線50a-50g與邊界單元BC中的第一虛設多晶娃線30具有相同的節距Pl。
[0041]圖4為單元布局3的示意圖，其繪示出了根據本發明實施例的邊界單元的設置范例。如圖4所示，單元布局3包含了排列在中央區域的標準單元數組C。標準單元數組C可為多個邊界單元BC所圍繞，其中的一些邊界單元BC(如邊界單元103a)設置在特定的標準單元(如標準單元1 Ia)的角落，而邊界單元103b設置在特定標準單元10 Ib的角落。邊界單元103c沿著標準單元1la的左側設置在其一邊。應了解邊界單元BC可沿著數組中的標準單元周邊或側邊設置，或是可以設置在某些標準單元的角落。
[0042]本領域的技術人員將注意到，在獲得本發明的指導之后，可對所述裝置和方法進行大量的修改和變換。相應地，上述公開內容應該理解為，僅通過所附加的權利要求的界限來限定。
【主權項】
1.一種集成電路中的單元布局，包含: 第一單元，包含多條沿著第一方向延伸的第一多晶硅線，其中該多條第一多晶硅線具有一致的第一多晶娃節距與一致的第一多晶娃線寬度； 與該第一單元分隔的第二單元，包含多條沿著該第一方向延伸的第二多晶硅線，其中該多條第二多晶硅線具有一致的第二多晶硅節距與一致的第二多晶硅線寬度，其中該第二多晶硅節距小于該第一多晶硅節距；以及 邊界單元，與該第一單元鄰接，該邊界單元包含沿著該第一方向延伸的η條第一虛設多晶硅線以及m條第二虛設多晶硅線，其中該η條第一虛設多晶硅線具有該一致的第一多晶硅節距，該m條第二虛設多晶硅線具有該一致的第二多晶硅節距，該η與該m皆為大于或等于2的整數。2.如權利要求1所述的集成電路中的單元布局，其特征在于，該第一虛設多晶硅線與該第二虛設多晶硅線沿著與該第一方向正交的第二方向連續排列。3.如權利要求1所述的集成電路中的單元布局，其特征在于，該第一單元是從一般的單元庫中選出的標準單元。4.如權利要求1所述的集成電路中的單元布局，其特征在于，該第一單元包含邏輯單J L ο5.如權利要求1所述的集成電路中的單元布局，其特征在于，該第二單元為宏電路。6.如權利要求5所述的集成電路中的單元布局，其特征在于，該宏電路包含模擬宏電路或內存宏電路。7.如權利要求1所述的集成電路中的單元布局，其特征在于，該邊界單元具有多個單元邊界，其中該多個單元邊界包含與該第一單元共享的共同單元邊界。8.如權利要求1所述的集成電路中的單元布局，其特征在于，該電路布局構成了一部分的專用集成電路或是系統上芯片。9.如權利要求1所述的集成電路中的單元布局，其特征在于，該一致的第一多晶硅節距為100納米，該一致的第二多晶娃節距為90納米。10.如權利要求1所述的集成電路中的單元布局，其特征在于，該一致的第一多晶硅線寬度選自20，22，24或28納米，該一致的第二多晶硅線寬度為24納米。11.一種集成電路中的單元布局，包含: L形單元，包含多條沿著第一方向延伸的第一多晶硅線，其中該多條第一多晶硅線具有一致的第一多晶娃節距與一致的第一多晶娃線寬度；以及 邊界單元，與該L形單元鄰接，該邊界單元具有兩個與該L形單元共享的共同單元邊界，且該邊界單元包含沿著該第一方向延伸的η條第一虛設多晶硅線以及m條第二虛設多晶硅線，其中該η條第一虛設多晶硅線具有該一致的第一多晶硅節距，該m條第二虛設多晶硅線具有一致的第二多晶硅節距，且該η與該m皆為正整數。12.如權利要求11所述的集成電路中的單元布局，其特征在于，該η大于或等于2。13.如權利要求11所述的集成電路中的單元布局，其特征在于，該m大于或等于2。14.如權利要求11所述的集成電路中的單元布局，其特征在于，該第一虛設多晶硅線與該第二虛設多晶硅線沿著與該第一方向正交的第二方向連續排列。15.如權利要求11所述的集成電路中的單元布局，其特征在于，該L形單元是從一般的單元庫中選出的標準單元。16.如權利要求11所述的集成電路中的單元布局，其特征在于，該L形單元包含邏輯單J L ο17.如權利要求11所述的集成電路中的單元布局，其特征在于，該邊界單元具有多個單元邊界，該多個單元邊界包含與該L形單元共享的共同單元邊界。18.如權利要求11所述的集成電路中的單元布局，其特征在于，該電路布局構成了一部分的專用集成電路或是系統上芯片。19.如權利要求11所述的集成電路中的單元布局，其特征在于，該一致的第一多晶娃節距為100納米，該一致的第二多晶硅節距為90納米。20.如權利要求11所述的集成電路中的單元布局，其特征在于，該一致的第一多晶硅線寬度選自20，22，24或28納米，該一致的第二多晶硅線寬度為24納米。
【文檔編號】G06F17/50GK106055726SQ201610207915
【公開日】2016年10月26日
【申請日】2016年4月6日 公開號201610207915.9, CN 106055726 A, CN 106055726A, CN 201610207915, CN-A-106055726, CN106055726 A, CN106055726A, CN201610207915, CN201610207915.9
【發明人】楊任航
【申請人】聯發科技股份有限公司