一種高精度可重構數字延時線及其延時方法
【技術領域】
[0001]本發明涉及一種數字延時線，特別涉及一種高精度可重構數字延時線及其延時方法。
【背景技術】
[0002]數字延遲線用于將電信號延時一段時間的元件或器件。數字延遲線廣泛應用于各類電子和通信系統中，如雷達目標回波信號模擬系統、相控陣雷達系統、時間數字化系統以及同步通信系統等。一般來說，延遲單元分為專用和通用兩大類。專用的延遲線如AD9501,他采用模擬器件實現，精度可達10 ps級，但是其動態范圍小于10us。專用延遲線總的來講，存在總延遲時間短，延遲步長不可調整，控制不靈活的缺陷。通用的延遲單元一般采用可編程邏輯器件來實現，具有動態范圍大，設計簡單可靠的優點，但是其延遲精度卻受到器件工作時鐘的影響，一般在ns級別。在雷達目標回波信號模擬系統、相控陣雷達系統系統中，要求延時線的總延遲時間遠大于10us，并且要求延時步長可精確調整。
【發明內容】
[0003]為了克服上述現有技術的不足，本發明的目的在于提供一種高精度可重構數字延時線及其延時方法，具有總延遲時間長、延長精度高、可重構、結構緊湊和通用性強的特點。
[0004]為了實現上述目的，本發明采用的技術方案是:一種高精度可重構數字延時線，包括有A/D轉換器,A/D轉換器的輸出端與延時單兀的輸入端相連,延時單兀的輸入端與控制單元的輸出端相連，延時單元的輸出端與D/A轉換器相連。
[0005]一種高精度可重構數字延時方法，包括以下步驟:
1)A/D轉換器將輸入的需要延時的模擬信號轉換為數字信號，并將數字信號輸出給FPGA中的延時單元；
2)延時單元根據控制單元的指令設置延時時間，將延時后的數字信號輸出給D/A轉換器；
3)D/A轉換器將延時后的數字信號轉換為模擬信號輸出。
[0006]本發明具有以下優點:由于采用了高性能FPGA芯片，系統能夠實現人機交互，能夠自動檢測輸入模擬信號的關鍵參數，同時能夠顯示需要的參數，并根據這些參數進行故障預診斷和故障實時診斷。系統一改傳統數字延時線的方案，采用高性能FPGA芯片及高速率、高分辨率的AD和DA器件，解決了專用延遲線總的來講，存在總延遲時間短，延遲步長不可調整，控制不靈活的缺陷。具有I)總延遲時間可以達到10ms以上；2)高精度:延遲步長精度在5ns，輸入信號頻率最高380 MHz，輸入信號精度為14bit ;3)可重構:在5ns延遲步長精度下重構延遲時間的特點。同時本產品具有結構緊湊、通用性強的特點。
【附圖說明】
[0007]圖1為本發明原理框圖。
【具體實施方式】
[0008]下面結合附圖對本發明的工作原理作進一步詳細說明。
[0009]參見圖1，一種高精度可重構數字延時線，包括有A/D轉換器3，A/D轉換器3輸出端與延時單元2輸入端相連，延時單元2輸入端與控制單元I輸出端相連，延時單元2輸出端與D/A轉換器4相連。
[0010]該數字延遲線系統基于高速率、高分辨率的AD和DA器件；采用大規模、高速的高性能FPGA芯片。基本原理如圖1所示。
[0011]所述的控制單元負責延時時間控制及控制信息交互；延時單元負責對數據進行精確的延時；A/D轉換器將輸入的需要延時模擬信號轉換為數字信號；D/A轉換器將延時后的數字信號轉換為模擬信號輸出。
[0012]本發明的工作原理是:
A/D轉換器將輸入的需要延時的模擬信號轉換為數字信號，并將數字信號輸出給FPGA中的延時單元，延時單元根據控制單元的指令設置延時時間，將延時后的數字信號輸出給D/A轉換器,從而完成將需要延時的模擬信號延時一段時間后輸出的功能要求。
[0013]一種高精度可重構數字延時方法，包括以下步驟:
1)A/D轉換器3將輸入的需要延時的模擬信號轉換為數字信號，并將數字信號輸出給FPGA中的延時單元2 ；
2)延時單元2根據控制單元的指令設置延時時間，將延時后的數字信號輸出給D/A轉換器；
3)D/A轉換器4將延時后的數字信號轉換為模擬信號輸出。
【主權項】
1.一種高精度可重構數字延時線，其特征在于，包括有A/D轉換器(3)，A/D轉換器(3)的輸出端與延時單元(2)的輸入端相連，延時單元(2)的輸入端與控制單元(I)的輸出端相連，延時單元(2)的輸出端與D/A轉換器(4)相連。2.一種高精度可重構數字延時方法，其特征在于，包括以下步驟: 1)A/D轉換器將輸入的需要延時的模擬信號轉換為數字信號，并將數字信號輸出給FPGA中的延時單元； 2)延時單元根據控制單元的指令設置延時時間，將延時后的數字信號輸出給D/A轉換器； 3)D/A轉換器將延時后的數字信號轉換為模擬信號輸出。
【專利摘要】一種高精度可重構數字延時線，包括有A/D轉換器，A/D轉換器輸出端與延時單元輸入端相連，延時單元輸入端與控制單元輸出端相連，延時單元輸出端與D/A轉換器相連；其延時方法為：A/D轉換器將輸入的需要延時的模擬信號轉換為數字信號，并將數字信號輸出給FPGA中的延時單元，延時單元根據控制單元的指令設置延時時間，將延時后的數字信號輸出給D/A轉換器；具有總延遲時間長、延長精度高、可重構、結構緊湊和通用性強的特點。
【IPC分類】G05B19/042
【公開號】CN105549453
【申請號】CN201410611609
【發明人】廖宏賓, 付建群
【申請人】西安法拉第電子科技有限公司
【公開日】2016年5月4日
【申請日】2014年11月4日