抗干擾高精度過零檢測裝置的制造方法
【專利摘要】本發明公開了一種抗干擾高精度過零檢測裝置，包含交流信號限制電路、參考電壓電路、第一滯環比較器、第一電壓跟隨器、第一光耦開關電路、第二滯環比較器、第二電壓跟隨器、第二光耦開關電路和可編程邏輯器件FPGA/CPLD。本發明能夠有效的抗高次諧波、高頻毛刺、串擾噪聲的干擾，而且對所檢測交流信號幅值波動不敏感，能將基波交流信號的過零點鎖定在方波信號S3下降沿與方波信號S4下降沿之間的中點時刻，再在可編程邏輯器件FPGA/CPLD中通過簡單的程序處理就能夠精確的判斷基波交流信號的過零點，因此具有抗干擾性強、適用性強、精度高的優點。
【專利說明】
抗干擾高精度過零檢測裝置
技術領域
[0001] 本發明涉及一種檢測裝置，特別是一種抗干擾高精度過零檢測裝置。
【背景技術】
[0002] 隨著非線性負荷的廣泛應用，高次諧波同高頻毛刺、串擾噪聲一樣成為電網中不 可忽視的干擾因素，使得交流信號在過零點易發生抖動，導致過零檢測時出現多過零現象 和實際基波零點與提取的零點誤差比較大，致使無功補償裝置在過零點處開關投入時涌流 較大，切除時易生燃弧，降低了無功補償裝置的壽命。
[0003] 為解決上述問題，現有過零檢測裝置主要有：1)利用交流信號在過零點處光耦器 件截止的特性實現過零檢測，但光耦器件的截止點并不嚴格對應于交流信號的過零點，檢 測脈沖寬度也受交流信號幅值波動的影響，適應性差，同時難以克服過零點受高次諧波、高 頻毛刺、串擾噪聲的干擾，使得檢測誤差大、過零不精確。2)使用滯環比較器避開過零點的 干擾，但會引入比較大的相位誤差，同樣在諧波畸變率較大的場合難以準確檢測過零點。3) 使用DSP等微處理器對交流信號采樣，引入數字鎖相算法進行濾波，提取過零點，但計算復 雜，硬件成本較高。

【發明內容】

[0004] 本發明所要解決的技術問題是提供一種抗干擾高精度過零檢測裝置，它簡單可 靠，具有抗干擾強、適應性強、精度高的特點，適用于過零無功補償。
[0005] 為解決上述技術問題，本發明所采用的技術方案是：
[0006] -種抗干擾高精度過零檢測裝置，其特征在于:包含交流信號限制電路、參考電壓 電路、第一滯環比較器、第一電壓跟隨器、第一光耦開關電路、第二滯環比較器、第二電壓跟 隨器、第二光耦開關電路和可編程邏輯器件FPGA/CPLD，所述交流信號限制電路的輸出端連 接第一滯環比較器和第二滯環比較器的反相輸入端，參考電壓電路的輸出端連接第一滯環 比較器的同相輸入端，第一滯環比較器輸出端連接第一電壓跟隨器的同相輸入端，第一電 壓跟隨器的輸出端連接第一光耦開關電路的陽極輸入端，第二滯環比較器的輸出端連接第 二電壓跟隨器的同相輸入端，第二電壓跟隨器的輸出端連接第二光耦開關電路的陽極輸入 端，第一光親開關電路的集電極輸出端和第二光親開關電路的集電極輸出端分別連接可編 程邏輯器件FPGA/CPLD的I/O輸入口，可編程邏輯器件的I/O輸出口連接無功補償裝置投切 開關的驅動器。
[0007] 進一步地，所述交流信號限制電路由限流電阻R6與雙向穩壓管D3組成，限流電阻R 6 一端連接交流信號限制電路的輸入端，另一端連接雙向穩壓管D3的一端，雙向穩壓管D3的另 一端接地GND。
[0008] 進一步地，所述參考電壓電路由分壓電阻R1、雙向穩壓管D1、差分比例運算電路組 成，電阻此^^和集成運算放大器六心構成差分比例運算電路乂^壓電阻仏一端連 接電源VCC，另一端連接雙向穩壓管^的一端，同時經電阻此連接于集成運算放大器AR 1的同 相輸入端，雙向穩壓管的另一端經電阻R5連接于集成運算放大器AR1的反相輸入端，同時接 地GND，電阻R7串聯電阻R8,跨接于集成運算放大器AR1的反相輸入端與輸出端之間，電阻R 3 一端連接集成運算放大器AR1的同相輸入端，另一端與電阻R4串聯后接地GND。
[0009] 進一步地，所述第一滯環比較器由電阻R9、電阻R1Q、集成運算放大器AR 2、限流電阻 Rn、雙向穩壓管D2構成，電阻R9-端連接集成運算放大器AR2的同相輸入端，另一端連接參考 電壓電路中集成運算放大器六心的輸出端，集成運算放大器AR 2的反相輸入端連接交流信號 限制電路中限流電阻R6與雙向穩壓管D3的連接端，限流電阻Rn-端連接集成運算放大器AR 2 的輸出端，另一端連接雙向穩壓管D2的一端，雙向穩壓管D2的另一端接地GND，電阻Rio的一 端連接集成運算放大器AR 2的同相輸入端，另一端連接限流電阻Rn與雙向穩壓管D2的連接 端。
[0010] 進一步地，所述第二滯環比較器由電阻辦3、電阻R14、集成運算放大器AR 4、限流電阻 R15、雙向穩壓管D4構成，電阻R13-端連接集成運算放大器AR 4的同相輸入端，另一端接地 GND，集成運算放大器AR4的反相輸入端連接交流信號限制電路中限流電阻R6與雙向穩壓管 D3的連接端，限流電阻R15-端連接集成運算放大器AR4的輸出端，另一端連接雙向穩壓管D 4 的一端，雙向穩壓管D4的另一端接地GND，電阻Ri4的一端連接集成運算放大器AR4的同相輸 入端，另一端連接限流電阻R 15與雙向穩壓管D4的連接端。
[0011]進一步地，所述第一電壓跟隨器由集成運算放大器AR3構成，集成運算放大器AR3的 同相輸入端連接第一滯環比較器中限流電阻Rn與雙向穩壓管〇2的連接端，集成運算放大器 AR3的反相輸入端與其輸出端短接。
[0012] 進一步地，所述第二電壓跟隨器由集成運算放大器AR5構成，集成運算放大器AR5的 同相輸入端連接第二滯環比較器中限流電阻R15與雙向穩壓管D4的連接端，集成運算放大器 AR5的反相輸入端與其輸出端短接。
[0013] 進一步地，所述第一光親開關電路由電阻Rl2、電阻Rl8、單相穩壓管D5、光親器件Ul 構成，電阻R12-端連接光耦器件U1的陽極，另一端連接第一電壓跟隨器中集成運算放大器 AR3的輸出端，單相穩壓管D5的陰極連接光耦器件U1的陰極，另一端接地GND，光耦器件山的 集電極經電阻Ris連接電源VDD，同時連接可編程邏輯器件FPGA/CPLD的一I/O輸入口，光耦器 件山的發射極接地SGND。
[0014] 進一步地，所述第二光親開關電路由電阻Rl6、電阻Rl7、單相穩壓管D6、光親器件U2 構成，電阻R16-端連接光耦器件U2的陽極，另一端連接第二電壓跟隨器中集成運算放大器 AR5的輸出端，單相穩壓管D6的陰極連接光耦器件U2的陰極，另一端接地GND，光耦器件U 2的 集電極經電阻Rn連接電源VDD，同時連接可編程邏輯器件FPGA/CPLD的另一I/O輸入口，光耦 器件U 2的發射極接地SGND。
[0015] 進一步地，所述可編程邏輯器件FPGA/CPLD兩個I/O輸入口分別連接第一光耦開關 電路中光耦器件山的集電極和第二光耦開關電路中光耦器件1] 2的集電極。可編程邏輯器件 FPGA/CPLD由電源VDD供電。可編程邏輯器件FPGA/CPLD的接地引腳接地SGND。可編程邏輯器 件FPGA/CPLD的I/O輸出端連接無功補償裝置投切開關的驅動。
[0016] 本發明與現有技術相比，具有以下優點和效果:本發明能夠有效的抗高次諧波、高 頻毛刺、串擾噪聲的干擾，而且對所檢測交流信號幅值波動不敏感，能將基波交流信號的過 零點鎖定在方波信號S 3下降沿與方波信號S4下降沿之間的中點時刻，再在可編程邏輯器件 FPGA/CPLD中通過簡單的程序處理就能夠精確的判斷基波交流信號的過零點，因此具有抗 干擾性強、適用性強、精度高的優點。
【附圖說明】
[0017] 圖1是本發明的抗干擾精度高過零檢測裝置的原理圖。
【具體實施方式】
[0018] 下面結合附圖并通過實施例對本發明作進一步的詳細說明，以下實施例是對本發 明的解釋而本發明并不局限于以下實施例。
[0019] 如圖1所示，抗干擾高精度交流信號過零檢測裝置包括交流信號限制電路、參考電 壓電路、第一滯環比較器、第一電壓跟隨器、第一光耦開關電路、第二滯環比較器、第二電壓 跟隨器、第二光耦開關電路、可編程邏輯器件FPGA/CPLD。
[0020] 電壓互感器或者電流互感器轉變的低電壓模擬交流信號，記為So,輸入到交流信 號限制電路的輸入端，交流信號限制電路的輸出端連接第一滯環比較器和第二滯環比較器 的反相輸入端，參考電壓電路的輸出端連接第一滯環比較器的同相輸入端，第一滯環比較 器輸出端連接第一電壓跟隨器的同相輸入端，第一電壓跟隨器的輸出端連接第一光耦開關 電路的陽極輸入端，第二滯環比較器的輸出端連接第二電壓跟隨器的同相輸入端，第二電 壓跟隨器的輸出端連接第二光耦開關電路的陽極輸入端，第一光耦開關電路的集電極輸出 端和第二光耦開關電路的集電極輸出端分別連接可編程邏輯器件FPGA/CPLD的I/O輸入口， 可編程邏輯器件的I/O輸出口連接無功補償裝置投切開關的驅動器。
[0021] 交流信號限制電路將電壓互感器或者電流互感器轉變的低電壓模擬交流信號限 制在第一滯環比較器和第二滯環比較器的可輸入范圍內。該電路由限流電阻R 6與雙向穩壓 管D3組成。限流電阻R6-端連接交流信號限制電路的輸入端，另一端連接雙向穩壓管D 3的一 端。雙向穩壓管D3的另一端接地GND。限流電阻R6、雙向穩壓管D 3分別限制交流信號電流大小 和電壓幅值。
[0022] 參考電壓電路為第一滯環比較器提供參考電壓Uref，如公式（1)所示。該電路由分 壓電阻R1、雙向穩壓管D 1、差分比例運算電路組成。電阻1?2、1?3、1?4、1?5、1?7、1? 8和集成運算放大器 八心構成差分比例運算電路。分壓電阻R1-端連接電源VCC，另一端連接雙向穩壓管0:的一 端，同時經電阻心連接于集成運算放大器AR 1的同相輸入端。雙向穩壓管的另一端經電阻抱 連接于集成運算放大器AR1的反相輸入端，同時接地GND。電阻R 7串聯電阻R8,跨接于集成運 算放大器AR1的反相輸入端與輸出端之間。電阻R 3-端連接集成運算放大器AR1的同相輸入 立而，另一?而與電阻R4串聯后接地GND。
[0023] _ χ (1)
[0024] 其中R2 = R5 = R' ,R3 = R4=R7 = R8 = R,Udz雙向穩壓管Dl的穩壓值。
[0025 ]第一滯環比較器將交流信號限制電路輸出的低壓交流模擬信號與閾值電壓Ut 1， Ut2比較轉換成方波信號，記為Si。閾值電壓Un，Ut2如公式⑵所不。該滯環比較器由電阻R9、 電阻R1Q、集成運算放大器AR 2、限流電阻Rn、雙向穩壓管D2構成。電阻R9-端連接集成運算放 大器AR 2的同相輸入端，另一端連接參考電壓電路中集成運算放大器六辦的輸出端。集成運算 放大器AR2的反相輸入端連接交流信號限制電路中限流電阻R6與雙向穩壓管D3的連接端。限 流電阻Rn-端連接集成運算放大器AR2的輸出端，另一端連接雙向穩壓管D2的一端。雙向穩 壓管D 2的另一端接地GND。電阻Riq的一端連接集成運算放大器AR2的同相輸入端，另一端連 接限流電阻Rn與雙向穩壓管D 2的連接端。
[0026] (2)
[0027] 其中R1Q = R'，R9 = R，UDZ雙向穩壓管D2的穩壓值。
[0028] 第二滯環比較器將交流信號限制電路輸出的低壓模擬信號與閾值電壓U ' τι，U ' T2 比較轉換成方波信號，記為&。閾值電壓U'n，U'T2如公式⑶所示。該滯環比較器由電阻辦3、 電阻Rm、集成運算放大器AR 4、限流電阻R15、雙向穩壓管D4構成。電阻R13-端連接集成運算放 大器AR 4的同相輸入端，另一端接地GND。集成運算放大器AR4的反相輸入端連接交流信號限 制電路中限流電阻R 6與雙向穩壓管D3的連接端。限流電阻R15-端連接集成運算放大器AR4的 輸出端，另一端連接雙向穩壓管D4的一端。雙向穩壓管D4的另一端接地GND。電阻Ri4的一端 連接集成運算放大器AR 4的同相輸入端，另一端連接限流電阻R15與雙向穩壓管D4的連接端。
[0029]
[0030] 其中辦4 = 1?'，1?13 = 1?，1^雙向穩壓管〇4的穩壓電壓。
[0031] 第一電壓跟隨器隔離第一光耦開關電路對第一滯環比較器輸出電壓的影響。該電 壓跟隨器由集成運算放大器AR 3構成。集成運算放大器AR3的同相輸入端連接第一滯環比較 器中限流電阻Rn與雙向穩壓管0 2的連接端。集成運算放大器AR3的反相輸入端與其輸出端 短接。
[0032] 第二電壓跟隨器隔離第二光耦開關電路對第二滯環比較器輸出電壓的影響。該電 壓跟隨器由集成運算放大器AR 5構成。集成運算放大器AR5的同相輸入端連接第二滯環比較 器中限流電阻R15與雙向穩壓管D 4的連接端。集成運算放大器AR5的反相輸入端與其輸出端 短接。
[0033] 第一光耦開關電路隔離電源VCC與可編程邏輯器件FPGA/CPLD的電源VDD，并將雙 極性方波信號轉變成適合可編程邏輯器件FPGA/CPLD輸入的同頻同相的單極性方波信號， 記為S3。該電路由電阻Rl2、電阻Rl8、單相穩壓管D5、光親器件Ul構成。電阻Rl2 -端連接光親器 件山的陽極，另一端連接第一電壓跟隨器中集成運算放大器AR3的輸出端。單相穩壓管0 5的 陰極連接光耦器件U1的陰極，另一端接地GND。光耦器件山的集電極經電阻R18連接電源VDD， 同時連接可編程邏輯器件FPGA/CPLD的一I/O輸入口。光耦器件U 1的發射極接地SGND。
[0034] 第二光耦開關電路隔離電源VCC與可編程邏輯器件FPGA/CPLD的電源VDD，并將雙 極性方波信號轉變成適合可編程邏輯器件FPGA/CPLD輸入的同頻同相的單極性方波信號， 記為S4。該電路由電阻Rl6、電阻Rl7、單相穩壓管D6、光親器件U2構成。電阻Rl6-端連接光親器 件1]2的陽極，另一端連接第二電壓跟隨器中集成運算放大器六抱的輸出端。單相穩壓管D 6的 陰極連接光耦器件U2的陰極，另一端接地GND。光耦器件1]2的集電極經電阻R 17連接電源VDD， 同時連接可編程邏輯器件FPGA/CPLD的另一I/O輸入口。光耦器件U2的發射極接地SGND。
[0035]第一光耦開關電路和第二光耦開關電路中的單相穩壓管D5、D6的穩壓值相同，可以 濾除低于其穩壓值的干擾脈沖。
[0036]可編程邏輯器件FPGA/CPLD根據第一光耦開關電路和第二光耦開關電路輸出的方 波信號s3、s4檢測過零點。可編程邏輯器件FPGA/CPLD兩個I/O輸入口分別連接第一光耦開關 電路中光耦器件山的集電極和第二光耦開關電路中光耦器件1] 2的集電極。可編程邏輯器件 FPGA/CPLD由電源VDD供電。可編程邏輯器件FPGA/CPLD的接地引腳接地SGND。可編程邏輯器 件FPGA/CPLD的I/O輸出端連接無功補償裝置投切開關的驅動。
[0037] 參考電壓電路、第一滯環比較器、第二滯環比較器中的各電阻阻值滿足R3 = R4 = R7 =Re = R9 = R13 = R，R2 = R5 = Rio = Rw=R '，Ri = Rii = Ri5。
[0038] 參考電壓電路、第一滯環比較器、第二滯環比較器中的各雙向穩壓管的穩壓值滿 ^EUdi = Ud2 = Ud4 = Udz 〇
[0039] 第一滯環比較器閾值電壓Un與第二滯環比較器的閾值電壓U'T2相等。集成運算放 大器優先米用相同型號，均由電源VCC、VSS供電。第一光親開關電路與第二光親開關電路中 光耦器件優先采用相同型號。
[0040] 抗干擾高精度交流信號過零檢測方法，基于上述抗干擾高精度交流信號過零檢測 裝置，包括如下步驟：
[0041] 步驟一:可編程邏輯器件FPGA/CPLD檢測到第一光耦開關電路輸出的方波信號S3 的下降沿，開始計數。
[0042] 步驟二:可編程邏輯器件FPGA/CPLD計數到交流信號的前一周波計數值的一半時， 通過I/O輸出窄脈沖信號，記為&，即為交流信號在當前周波的過零點。
[0043]步驟三:可編程邏輯器件FPGA/CPLD檢測到第二光耦開關電路輸出的方波信號S4 的下降沿，停止計數，計數值作為交流信號在當前周波的計數值。
[0044]過零檢測方法是用交流信號前一周波的計數值來判斷當前周波的過零點。
[0045]本說明書中所描述的以上內容僅僅是對本發明所作的舉例說明。本發明所屬技術 領域的技術人員可以對所描述的具體實施例做各種修改或補充或采用類似的方式替代，只 要不偏離本發明說明書的內容或者超越本權利要求書所定義的范圍，均應屬于本發明的保 護范圍。
【主權項】
1. 一種抗干擾高精度過零檢測裝置，其特征在于:包含交流信號限制電路、參考電壓電 路、第一滯環比較器、第一電壓跟隨器、第一光耦開關電路、第二滯環比較器、第二電壓跟隨 器、第二光耦開關電路和可編程邏輯器件FPGA/CPLD，所述交流信號限制電路的輸出端連接 第一滯環比較器和第二滯環比較器的反相輸入端，參考電壓電路的輸出端連接第一滯環比 較器的同相輸入端，第一滯環比較器輸出端連接第一電壓跟隨器的同相輸入端，第一電壓 跟隨器的輸出端連接第一光耦開關電路的陽極輸入端，第二滯環比較器的輸出端連接第二 電壓跟隨器的同相輸入端，第二電壓跟隨器的輸出端連接第二光耦開關電路的陽極輸入 端，第一光親開關電路的集電極輸出端和第二光親開關電路的集電極輸出端分別連接可編 程邏輯器件FPGA/CPLD的I/O輸入口，可編程邏輯器件的I/O輸出口連接無功補償裝置投切 開關的驅動器。2. 按照權利要求1所述的抗干擾高精度過零檢測裝置，其特征在于:所述交流信號限制 電路由限流電阻R6與雙向穩壓管D 3組成，限流電阻R6-端連接交流信號限制電路的輸入端， 另一端連接雙向穩壓管D3的一端，雙向穩壓管D3的另一端接地GND。3. 按照權利要求1所述的抗干擾高精度過零檢測裝置，其特征在于:所述參考電壓電路 由分壓電阻Ri、雙向穩壓管Di、差分比例運算電路組成，電阻此、1? 3、1?4、1?5、1?7、1?8和集成運算放 大器ARjg成差分比例運算電路，分壓電阻心一端連接電源VCC，另一端連接雙向穩壓管0:的 一端，同時經電阻辦連接于集成運算放大器Ah的同相輸入端，雙向穩壓管的另一端經電阻 他連接于集成運算放大器ARi的反相輸入端，同時接地GND，電阻R?串聯電阻R 8,跨接于集成 運算放大器Ah的反相輸入端與輸出端之間，電阻R3-端連接集成運算放大器六心的同相輸 入立而，另一?而與電阻R4串聯后接地GND。4. 按照權利要求1所述的抗干擾高精度過零檢測裝置，其特征在于:所述第一滯環比較 器由電阻R9、電阻R 1()、集成運算放大器AR2、限流電阻Rn、雙向穩壓管D2構成，電阻R 9-端連接 集成運算放大器AR2的同相輸入端，另一端連接參考電壓電路中集成運算放大器Ah的輸出 端，集成運算放大器AR 2的反相輸入端連接交流信號限制電路中限流電阻R6與雙向穩壓管D3 的連接端，限流電阻Rn-端連接集成運算放大器AR2的輸出端，另一端連接雙向穩壓管D2的 一端，雙向穩壓管D2的另一端接地GND，電阻Rio的一端連接集成運算放大器AR2的同相輸入 端，另一端連接限流電阻Rn與雙向穩壓管D 2的連接端。5. 按照權利要求1所述的抗干擾高精度過零檢測裝置，其特征在于:所述第二滯環比較 器由電阻如、電阻R14、集成運算放大器AR 4、限流電阻R15、雙向穩壓管D4構成，電阻R13-端連 接集成運算放大器AR 4的同相輸入端，另一端接地GND，集成運算放大器AR4的反相輸入端連 接交流信號限制電路中限流電阻R 6與雙向穩壓管D3的連接端，限流電阻R15-端連接集成運 算放大器AR4的輸出端，另一端連接雙向穩壓管D4的一端，雙向穩壓管D4的另一端接地GND， 電阻R 14的一端連接集成運算放大器AR4的同相輸入端，另一端連接限流電阻R15與雙向穩壓 管D4的連接端。6. 按照權利要求1所述的抗干擾高精度過零檢測裝置，其特征在于:所述第一電壓跟隨 器由集成運算放大器AR3構成，集成運算放大器AR 3的同相輸入端連接第一滯環比較器中限 流電阻Rn與雙向穩壓管出的連接端，集成運算放大器AR3的反相輸入端與其輸出端短接。7. 按照權利要求1所述的抗干擾高精度過零檢測裝置，其特征在于:所述第二電壓跟隨 器由集成運算放大器AR5構成，集成運算放大器AR 5的同相輸入端連接第二滯環比較器中限 流電阻R15與雙向穩壓管D4的連接端，集成運算放大器AR5的反相輸入端與其輸出端短接。8. 按照權利要求1所述的抗干擾高精度過零檢測裝置，其特征在于:所述第一光耦開關 電路由電阻Rl2、電阻Rl8、單相穩壓管D5、光親器件Ul構成，電阻Rl2-端連接光親器件Ul的陽 極，另一端連接第一電壓跟隨器中集成運算放大器AR 3的輸出端，單相穩壓管D5的陰極連接 光耦器件山的陰極，另一端接地GND，光耦器件山的集電極經電阻R 18連接電源VDD，同時連接 可編程邏輯器件FPGA/CPLD的一 I/0輸入口，光耦器件山的發射極接地SGND。9. 按照權利要求1所述的抗干擾高精度過零檢測裝置，其特征在于:所述第二光耦開關 電路由電阻Rl6、電阻Rl7、單相穩壓管D6、光親器件U2構成，電阻Rl6-端連接光親器件U2的陽 極，另一端連接第二電壓跟隨器中集成運算放大器AR 5的輸出端，單相穩壓管D6的陰極連接 光耦器件U2的陰極，另一端接地GND，光耦器件U 2的集電極經電阻辦7連接電源VDD，同時連接 可編程邏輯器件FPGA/CPLD的另一 I/0輸入口，光耦器件U2的發射極接地SGND。10. 按照權利要求1所述的抗干擾高精度過零檢測裝置，其特征在于:所述可編程邏輯 器件FPGA/CPLD兩個I/O輸入口分別連接第一光耦開關電路中光耦器件山的集電極和第二 光耦開關電路中光耦器件1] 2的集電極。可編程邏輯器件FPGA/CPLD由電源VDD供電。可編程 邏輯器件FPGA/CPLD的接地引腳接地SGND。可編程邏輯器件FPGA/CPLD的I/0輸出端連接無 功補償裝置投切開關的驅動。
【文檔編號】G01R15/14GK105842527SQ201610402534
【公開日】2016年8月10日
【申請日】2016年6月8日
【發明人】王宗臣, 王春生, 馮國偉, 王新明, 夏武, 夏文
【申請人】江蘇現代電力科技股份有限公司