一種集成電路測試系統數字通道信號對齊方法及裝置的制造方法
【技術領域】
[0001]本發明涉及集成電路測試領域，具體涉及一種集成電路測試系統數字通道信號對齊方法及裝置。
【背景技術】
[0002]伴隨著集成電路設計和制造業的發展，集成電路測試系統得以更廣泛的應用。在集成電路研制、生產和應用等各個環節都要用集成電路測試系統對其進行反復多次的電參數測試，從而保證集成電路的產品質量和可靠性。而集成電路電參數測試中的傳輸延時、建立時間、保持時間等交流參數的測量，要求集成電路測試系統具備良好的定時精度，即系統各數字通道輸出信號在時間上對齊，否則會導致以上交流參數測量不準確。要保證測試系統數字通道輸出信號在時間上對齊，首先需要檢測出系統中各數字間通道輸出信號的初始時間偏差，傳統方法可以通過示波器直接觀察，用這種方法觀察上百個輸出信號間的初始時間偏差，工作量大且易受人為因素的影響。還有一種辦法是用繼電器矩陣將多個數字通道逐個切換到測量單元進行檢測，這在很大程度上降低了工作量且避免了人為干預，但這種方法需要龐大的繼電器矩陣，成本較高且需占用較大空間，更嚴重的是測量單元同時與多個繼電器相連接，即使同一時刻只有一個繼電器閉合將某一路數字通道輸出信號送入測量單元，其他連接在測量單元上的繼電器也會導致比較大的分布參數影響測量精度，同時，使用繼電器還會導致信號傳輸路徑阻抗不連續影響信號完整性，也會影響時間測量精度。

【發明內容】

[0003]本發明目的在于提供一種集成電路測試系統數字通道信號對齊方法及裝置，可降低所述人為工作量及人為因素引入的干擾，同時，可避免所述信號傳輸過程中的反射以及傳輸路徑的差異性導致的測量誤差，從而提高測量精度。
[0004]為了實現上述目的，本發明的方案是:
一種集成電路測試系統數字通道信號對齊方法，是通過一個彈簧針探板和時間偏差補償器實現的，多個集成電路的待測數字通道輸出被引到探板上，待測數字通道輸入一個時鐘；所述對齊方法包括確定待測數字通道輸出信號時間偏差步驟和時間偏差補償輸出步驟；
所述確定待測數字通道輸出信號時間偏差步驟是:
第一步:選擇任意一個待測數字通道為基準通道，將基準通道的輸出用一個同軸電纜引到一個時間差測量裝置的輸入端A，使用一個可移動探針通過另一個同軸電纜連接在時間差測量裝置的另一輸入端B;
第二步:使用一個三軸驅動裝置將可移動探針逐一移動到探板上其它待測數字通道輸出點，記錄每一個待測數字通道輸出與基準通道輸出時間偏移量，記錄待測數字通道編號和所對應的輸出時間偏移量；
所述時間偏差補償輸出步驟是: 第一步:將時間偏移量低于基準時間的最大偏移量點對應的數字通道作為時間對齊點，計算出其它數字通道相對于該時間對齊點的時間偏移量，再根據時間偏差補償器的最小延時單元的延時時間計算出其它數字通道需要經過多少個最小延時單元才能與時間對齊點對齊，并將計算所得延遲單元數量存入一個存儲器；
第二步:將每一個待測數字通道輸出連接到時間偏差補償器電路的輸入，將時間偏差補償器電路的輸出作為待測數字通道的最終被測輸出；
第三步:時間偏差補償器針對待測數字通道首先讀取存儲器中相對應的延時單元數量N，待測數字通道經N個最小延時單元后輸出，實現消除該數字通道輸出信號與時間對齊點的時間偏移量，依次類推最終實現各數字通道時間對齊。
[0005]方案進一步是:所述時間偏差補償器使用的是FPGA電路，所述FPGA電路含有實現延時所需的電路。
[0006]方案進一步是:兩個所述同軸電纜是阻抗為50歐姆、相同型號和相同長度的同軸電纜。
[0007]方案進一步是:所述時間差測量裝置由一個相位檢測芯片和與之連接的電壓測量模塊組成，所述記錄待測數字通道輸出與基準通道輸出時間偏移量的方法是:相位檢測芯片將各數字通道與基準通道輸出比較輸出的相位偏差轉換為直流電壓，再由電壓測量模塊完成對直流電壓的測量，并轉換為對應的時間偏移量。
[0008]方案進一步是:所述最小延時單元的延時時間是FPGA內部10DELAY模塊的時鐘周期的六十四分之一。
[0009]—種集成電路測試系統數字通道信號對齊測試裝置，包括一個彈簧針探板，在探板上分布設置有待測數字通道輸出測試點，一個三軸坐標傳動裝置帶動一個探針在所述探板上移動接觸所述測試點，其中，所述裝置還包括時間差測量器和時間偏差補償器，所述時間差測量器有兩個輸入端，分別為一個基準通道輸入端和一個比較通道輸入端，基準通道輸入端連接一個選定的測試點，比較通道輸入端連接所述探針，時間差測量器的輸出通過一個處理器連接時間偏差補償器，時間偏差補償器中設置有延時電路，延時電路的輸入連接原始待測數字通道輸出，延時電路的輸出是時間對齊的最終待測數字通道輸出。
[0010]方案進一步是:所述時間差測量器由一個相位檢測芯片和與之連接的電壓測量模塊組成，所述相位檢測芯片有兩個輸入端，分別為所述基準通道輸入端和比較通道輸入端，相位檢測芯片將各比較通道與基準通道輸出比較輸出的相位偏差轉換為直流電壓，再由電壓測量模塊完成對直流電壓的測量，并轉換為對應的時間偏移量；所述時間偏差補償器包括一個減法器、脈沖發生器、計數器和延時電路，減法器連接所述處理器，通過減法器對時間偏移量減I相應的脈沖發生器就產生一個CLK脈沖，再由計數器對CLK進行計數得到N，計數器控制延時電路的輸入經過N個延時單元延時后再輸出，最終實現數字通道時間對齊輸出。
[0011]方案進一步是:所述時間偏差補償器使用的是FPGA電路。
[0012]方案進一步是:所述測試點是原始待測數字通道輸出。
[0013]方案進一步是:所述測試點是最終待測數字通道輸出。
[0014]本發明使用最少的器件解決了集成電路測試數字通道信號對齊，與傳統的測試電路相比，具有測試自動化程度高，故障率少，克服了分布參數相互影響的問題，易于控制，測量精度高。
[0015]下面結合附圖和實施例對本發明作一詳細描述。
【附圖說明】
[0016]圖1為本發明裝置框架結構示意；
圖2為本發明時間差測量裝置電路結構示意框圖；
圖3為本發明時間偏差補償器電路一種方案結構示意框圖；
圖4為本發明時間偏差補償器電路另一種方案結構示意框圖。
【具體實施方式】
[0017]實施例1:
一種集成電路測試系統數字通道信號對齊方法，如圖1所示，是通過一個彈簧針探板I和時間偏差補償器2實現的，多個集成電路的待測數字通道輸出被引到探板上，待測數字通道輸入端輸入一個時鐘，輸出端隨之輸出一個時鐘；其中，所述對齊方法包括確定待測數字通道輸出信號時間偏差步驟和時間偏差補償輸出步驟；
所述確定待測數字通道輸出信號時間偏差步驟是:
第一步:在探板上選擇任意一個待測數字通道測試點作為基準通道，如圖1和圖2所示，將基準通道的輸出用一個同軸電纜線3引到一個時間差測量裝置4的輸入端A，使用一個可移動探針5通過另一個同軸電纜6連接在時間差測量裝置的另一輸入端B，設定基準通道輸出為基準時間；
第二步:使用一個三軸驅