專利名稱：可靠度測試裝置及其測試方法
技術領域：
本發明是有關于半導體集成電路測試技術，特別是有關于適用于半導體集成電路的一種可靠度測試裝置及其測試方法。
采用MOS結構的半導體集成電路中，會因移動離子的存在而造成MOS組件門限電壓(threshold voltage)偏移的現象，尤其是當組件溫度升高時，臨限電壓偏移的問題會更加嚴重。已知門限電壓偏移的現象，可能是始因于諸如Na+或K+等帶有正電荷門可移動離子存在于氧化層內之故，因此，又稱之為移動正離子污染(positive mobile ioniccontamination，下文以PMIC稱之)現象。
當組件尺寸日益縮小之際，勢必會采用多層金屬結構以符合大量的交連(interconnection)需求。但是，G.Barbottin and A.Vapaille，“Instability in Silicon Devices，”vol.I，North-HollandAmsterdam，1986、以及在J.Cadenhead et al.，Abstract 390p.586，The Electrochemical Society Extend Abstracts，vol.93-1，Honolulu HI，May 16-21，1993等文中，提出金屬和平面化蝕刻、光阻移除等，是引入移動離子的主要工藝步驟。因此，會在晶圓階段(wafer level)施行一可靠度測試(reliability test)，以確定在何種工藝階段引入了可移動離子，并據以尋求減少甚或消除PMIC的解決方案。
已知有配合SEM/EDS、XSEM、XTEM、以及三維SIMS等儀器測量PMIC者。雖然，此等儀器有時可以精確地獲知移動離子的數量及位置，但是，這些儀器均相當昂貴，尚且需要專家操作和分析所獲取的信息；再者，是屬破壞性的量測方法，測量效能(throughput)相當低。另外，有一種利用MOS電容結構配合偏壓與溫度應力，測量電容量對電壓(C-V)曲線，藉由平帶電壓(flatband voltage)差值，計算出可移動離子的濃度。但是，這種偏壓與溫度應力測試方法，僅適用于薄氧化層，厚氧化層平帶電壓變化并不明顯，故無法適用于測量厚氧化層可移動離子濃度。
再者，有一種稱做三角電壓掃瞄(triangular voltage sweepTVS)的測量方法，藉由可移動離子游離至不同位置所造成的位移電流(displacement current)，而探測出PMIC，由于信號相當微弱，故需加大晶方面積，卻又因結電容(junction capacitance)會造成極大的實驗誤差。另外，美國專利第5,751,015號揭示一種藉由測量移動率(mobility)變化探測PMIC，卻需外接升溫源，且僅能對薄氧化層進行測量。
本發明目的，在于提供一種可靠度測試裝置及其測試方法，該裝置及方法以低成本獲致極高的測量效能，可適用于測量各種厚度氧化層；可于晶圓階段施行，無需額外的升溫源，可精確地探測出移動離子的存在與否、以及等效濃度量。
本發明可藉由提供設置于一半導體基底上的一種可靠度測試裝置來完成。此可靠度測試裝置包括絕緣結構、一MOS晶體管、一多晶硅層、一絕緣層、以及一金屬層。絕緣結構系設置于半導體基底上，定義出一主動區。MOS晶體管設置于主動區范圍內半導體基底內，復晶硅層則設置于絕緣結構上。當一電流流經復晶硅層時，因復晶硅層阻值使得半導體基底溫度升高。而絕緣層覆于半導體基底表面，金屬層則設置于絕緣層上，適位于MOS晶體管上方。
因此，本發明可靠度測試裝置，可精確地探測出移動離子的存在與否、以及等效濃度量，適于晶圓階段施行，無需額外的升溫源。再者，以低成本獲致極高的測量效能，而且適用于測量各種厚度氧化層。
此外，本發明可藉由提供一種可靠度測試裝置測試方法。首先，對金屬層施加一負電壓，MOS晶體管源/漏極、柵極、基體極均連接至接地電位，使絕緣層內含離子移動至金屬層與絕緣層接口。接著，測量源/漏極與基體極間第一接面漏電流。然后，對金屬層、閘極、基體施加一正電壓，源/漏極連接至接地電位，使離子移動至源/漏極與基體極間接口。后續，測量源/漏極與基體極間第二結漏電流。最后，根據第一和第二接面漏電流，獲知離子濃度。
據此，本發明可靠度測試方法，可精確地探測出移動離子的存在與否、以及等效濃度量，適于晶圓階段施行，無需額外的升溫源。再者，以低成本獲致極高的量測效能，而且適用于測量各種厚度的氧化層。
為讓本發明的上述和其它目的、特征、和優點能更明顯易懂，下文特舉一較佳實施例，并配合附圖
，作詳細說明如下附圖標的簡單說明第1圖顯示根據本發明可靠度測試裝置、一較佳實施例制于一半導體基底上布局俯視圖；第2圖顯示沿第1圖II-II線所截剖面圖示；第3A圖所示為對金屬層施加負電壓圖標；第3B圖所示為對金屬層施加正電壓圖標。符號說明1～MOS晶體管；2～可移動離子；7～電流源；8～電壓計；9～Kelvin結構；10～半導體基底；11～井區；12～絕緣結構；13～柵閘極氧化層；14～柵閘極電極層；15～摻雜區；16～復晶硅層；17～絕緣層；以及，18～金屬層。
如2圖所示，在半導體基底10既定位置形成有一N型井區11，而以絕緣結構12設置于基底10表面，在N型井區11范圍內界定出一主動區。此絕緣結構12譬如可以是以局部氧化法(LOCOS)所形成場氧化物。一PMOS晶體管1系形成于主動區內，包括互為相隔P型摻雜區15、一柵極介電層13、以及一柵極電極層14等；其中，柵極介電層13位于P型摻雜區15間之N型井區11上，閘極電極層14則位于柵極介電層13上。此外，復晶硅層16則覆于絕緣結構12表面。一絕緣層17(通常為氧化硅物)覆于整個基底表面，而以一金屬層18形成于絕緣層17上，此金屬層18寬度需較主動區為大，適覆于PMOS晶體管1上方。
如第1圖所示，一金屬繞線9分布于多晶硅層16上，在端點3和4間連接電流源7，并在與端點3和4并聯端點5和6間，以一電壓計8進行量測，此一結構即通稱為Kelvin測試結構。
根據本發明，對多晶硅層16施加以電流做為加熱之用，使得存在于絕緣層17內K+與Na+的遷移率(mobility)增加，而能在短時間移動至既定位置，達到測量的效果。若以IP表示施加至多晶硅加熱器16的電流、RO為多晶硅層16在室溫下阻值、TCRpoly為復晶硅材質的阻值溫度系數，則由下式可知，對多晶硅層16施加以電流可獲致調整溫度目的。
IP2×R＝IP×RO(1+TCRpoly×ΔT)(1)再者，因為半導體基底10(尤其是硅基底)是良好的熱導體，相較于局部區域，即便是個很大的熱能匯集處(thermal sink)，因此，對晶硅層16施加電流所獲致的熱能，絕大多數是及至半導體基底10處。若以WP表示多晶硅層16寬度、LP表示多晶硅層16長度、K表示復晶硅材質的熱傳導率(thermal conductivity)、以及h表示絕緣結構12厚度，則式(1)多晶硅層16功率耗散可表為下式IP×RO(1+TCRpolyΔT)＝KWPLPΔT/h (2)綜合式(1)和(2)，便可獲知IP與ΔT的關系，據以調整電流量獲致所需溫度值。例如，欲將復晶硅層16加熱至400℃，則需約500mA電流。
此外，本發明利用Kelvin結構9可立即(in-situ)地偵測復晶硅加熱器16的溫度，以為調整測試溫度的依據。另外，尚可藉助于微處理控制器，便可將復晶硅加熱器16的溫度誤差控制在1％的范圍內。測量方法假若第2圖絕緣層17散布著若干可移動離子2，此等可移動離子2譬如是K+或Na+。而K+或Na+移動率如下μ(Na+)＝1.0×exp(-0.66eV/kT)(cm2/Vsec)μ(K+)＝0.03×exp(-1.09eV/kT)(cm2/Vsec) (3)可知當復晶硅層16加熱至約400℃時，K+或Na+離子可以在一分鐘內移動至既定位置。
若欲施行本發明測試方法，首先，對金屬層18施加一負電壓，N型井區11、P型摻雜區15、以及柵極電極層14均連接至0V，使得金屬層18與絕緣層17間存在約為-1～-2MV/cm電場強度。此時，復多硅層16經加熱至約300～500℃持續約30秒～2分鐘，使離子2移動至金屬層18與絕緣層17接口處，即如第3A圖所示。
然后，將復晶硅層16降低至室溫，量測N型井區11與P型摻雜區15間結漏電流，即為I0。
接下來，對金屬層18施加一正電壓，N型井區11與柵極電極層14連接約5V電壓，P型摻雜區15連接至0V，使得金屬層18與絕緣層17間存在約為1～2MV/cm電場強度。此時，多晶硅層16經加熱至約300～500℃持續約30秒～2分鐘，使離子2移動至柵極電極層14下方、N型井區11與P型摻雜區15間P/N接口處，即如第3B圖所示。
后續，將晶硅層16降低至室溫，量測N型井區11與P型摻雜區15間結漏電流，即為I0’。
最后，比較I0與I0’，即可計算出移動離子濃度。
因此，本發明可靠度測試裝置及其測試方法，可精確地探測出移動離子的存在與否、以及等效濃度量，適于晶圓階段施行，無需額外的升溫源。再者，以低成本獲致極高的測量效能，而且適用于測量各種厚度氧化層。
雖然本發明已以較佳實施例揭示如上，然其并非用以限定本發明，任何熟習此技藝者，在不脫離本發明精神和范圍內，當可作更動與潤飾，因此本發明保護范圍當視后附的權利要求所界定者為準。
權利要求
1.一種可靠度測試裝置，設置于一半導體基底上；該可靠度測試裝置包括絕緣結構，設置于該半導體基底上，定義出一主動區；一MOS晶體管，設置于該主動區范圍內的該半導體基底內；一多晶硅層，設置于該絕緣結構上；當一電流流經該復晶硅層時，因該多晶硅層阻值使得該半導體基底溫度升高；一絕緣層，覆于該半導體基底表面；以及一金屬層，設置于該絕緣層上，適位于該MOS晶體管上方。
2.如權利要求1所述可靠度測試裝置，尚包括設置于該半導體基底內一N型井區。
3.如權利要求2所述的可靠度測試裝置，其中，該MOS晶體管是設置于該N型井區內一PMOS晶體管。
4.如權利要求1所述可靠度測試裝置，尚包括設置于該多晶硅層上一Kelvin結構。
5.一種可靠度測試裝置的測試方法，該可靠度測試裝置包括設置于一半導體基底上的絕緣結構、設置于該半導體基底上一MOS晶體管、設置于該絕緣結構上確良一多晶硅層、覆于該半導體基底表面一絕緣層、以及設置于該絕緣層上適位于該MOS晶體管上方一金屬層；該測試方法包括下列步驟對該金屬層施加一負電壓，該MOS晶體管源/漏極、柵極、基體極均連接至接地電位，使該絕緣層內含離子移動至該金屬層與該絕緣層接口；測量該源/漏極與該基體極間的第一結漏電流；對該金屬層、該柵極、該基體施加一正電壓，該源/漏極連接至該接地電位，使該等離子移動至該源/漏極與該基體極間接口；測量該源/漏極與該基體極間間第二結漏電流；以及根據該等第一和第二結漏電流，獲知該等離子濃度。
6.如權利要求5所述測試方法，其中，對該金屬層施加該負電壓步驟中，尚以一電流流經該復晶硅層進行加熱。
7.如權利要求6所述測試方法，其中，該加熱步驟溫度約為300～500℃。
8.如權利要求6所述測試方法，其中，該加熱步驟時間持續約30秒至2分鐘間之范圍。
9.如權利要求6所述的測試方法，尚以設置于該多晶硅層上一Kelvin結構進行溫度測量。
10.如權利要求5所述測試方法，其中，對該金屬層施加該正電壓步驟中，尚以一電流流經該多晶硅層進行加熱。
11.如權利要求10所述測試方法，其中，該加熱步驟溫度約為300～500℃。
12.如權利要求10所述測試方法，其中，該加熱步驟時間持續約30秒至2分鐘間范圍。
13.如權利要求10所述該測試方法，尚以設置于該多晶硅層上一Kelvin結構進行溫度測量。
全文摘要
一種可靠度測試裝置及其測試方法,可靠度測試裝置是設置于一半導體基底上。此可靠度測試裝置包括:絕緣結構、一MOS晶體管、一只晶硅層、一絕緣層、以及一金屬層。絕緣結構設置于半導體基底上,定義出一主動區。MOS晶體管設置于主動區范圍內的半導體基底內,復晶硅層則設置于絕緣結構上。當一電流流經復晶硅層時,因復晶硅層阻值使得半導體基底溫度升高。而絕緣層覆于半導體基底表面,金屬層則設置于絕緣層上,適位于MOS晶體管上方。
文檔編號G01R31/28GK1380689SQ01110478
公開日2002年11月20日 申請日期2001年4月12日 優先權日2001年4月12日
發明者陳偉梵 申請人:華邦電子股份有限公司