專利名稱：半導體存儲器元件測試結構及其裝置和測試方法
技術領域：
本發明涉及一種半導體存儲器元件測試結構，尤其涉及一種具有串行數據輸出的半導體存儲器元件的測試結構。
具有串行數據輸出的半導體存儲器元件，例如在電腦及電子產品中使用相當廣泛的電可擦及可編程只讀存儲器(以下稱為EPROM)元件等，在制作完成后皆需經過一產品測試過程，以掌握產品是否具有預訂的功能及是否有問題存在。
目前在市面上有數種具有多功能的半導體存儲器元件，可以達到產品測試的要求。但是，有部分的高階測試裝置，價格相當的昂貴，這對于半導體制造商而言，是一種相當大的負擔。于是，本領域中的技術人員，利用個人電腦的結構，發展出一種既節省費用，又可提供測試效率的結構。如

圖1A所示，在個人電腦20中，運用既有的串行轉并行轉換器與緩沖器，以及具有運算功能的微處理器，而達到產品測試的結構，而其結構如圖1B所示。
在圖1B中，此測試結構100包括一串行輸入并行輸出裝置(以下簡稱SIPO)110、一緩沖器120(例如可利用個人電腦的存儲器)、以及一測試裝置130(例如可利用個人電腦的CUP及顯示器)。當測試結構110開始測試時，測試裝置130將輸出一具有八個時鐘的測試驅動時鐘信號(在此僅針對一次測試八位元儲存信號為例)經由線路132依序地傳送到測試元件(以下簡稱DUT)10與SIPO 110中，而此時DUT 10將按照其內部所儲存的信息，根據所觸發具有八個時鐘的測試啟始時鐘信號，串行地輸出一儲存信號經線路12傳送到SIPO 110中，而SIPO 110將串行形式的八個儲存信號時鐘轉換為并行形式的并行信號，并經由匯流排線路112輸出到緩沖器120中暫存。
接著，在測試裝置130開始測試前，會經由線路132傳送一終止信號給DUT 10，告知暫時停止傳送信息到SIPO 110內，即一種硬件上的延遲，以利接著的測試程序。之后，測試裝置130會經過線路132傳送一讀取信號至緩沖器120中，此時，緩沖器120會將暫存在其內并行形式的八位元信息經由匯流排線路122傳送到測試裝置130中。
測試裝置130會對傳來的八位元信息施以測試及比較操作，而將結果排序之后輸出，以供測試人員的檢查。
為詳細說明此測試結構，請參照圖2A圖與圖2B，并對照圖1A與圖1B的組成元件做一說明。圖2A為顯示經由測試裝置130輸出的測試啟始時鐘信號圖，而圖2B為說明在此測試結構中的測試流程圖。在步驟S10中，測試裝置依序傳送測試啟始時鐘信號的時鐘到DUT 10與SIPO110內，以驅動DUT 10將對應所儲存的信息串行地傳送到SIPO 110內，此時，所對應的時間區間系在如圖2A所示的t1內。而在步驟S11的時間區間t1內，亦同時經由SIPO 110將串行形式的八位元信號時鐘轉換為并行形式的并行信號傳送到緩沖器120中暫存。接著進行步驟S12，即在圖2A的對應時間區間t2開始時，測試裝置130會傳送一終止信號給DUT 10，告知暫時停止傳送信息到SIPO 110內，即一種硬件上的延遲，以利接著的測試程序。
接著進行步驟S13，即在圖2A的對應時間區間t3開始時，測試裝置130會傳送一讀取信號至緩沖器120中，此時，緩沖器120會將暫存在其內并行形式的八位元信息傳送到測試裝置130中。接著在步驟S14，測試裝置130會對傳來的八位元信息施以測試及比較操作，而將結果排序之后，得到所測試的結果。
然而，當運用如圖1B所示的結構時，因為需要將儲存在待測的半導體存儲器元件信息讀出后，經過串行轉并行的運算、緩沖器的驅動儲存讀取、以及為了避免信息的溢流而加入的硬件延遲，這些都將會增加產品測試的時間，另外加上運用個人電腦的CPU來作讀取信息的測試、比較及排序等運算，若是在CPU忙碌時刻，會有等待的情形產生，更加浪費時間。因此，此類產品測試的過程曠日費時，尤其對于目前所發展并且廣泛應用的高儲存容量半導體存儲器元件，必須讀取所有儲存的信息，造成生產過程的一瓶頸，并增加測試的成本，這對于原利用個人電腦來達到產品測試，以降低測試成本的初衷相違背，并且會進而影響生產效率。
因此，本發明的目的在于提供一半導體存儲器元件測試結構及其裝置和測試方法，可避免對于待測的半導體存儲器元件信息讀出后，需要經過串行轉并行的運算、緩沖器的驅動儲存讀取、以及為了避免信息的溢流而加入的硬件延遲而影響元件的測試時間。
因此，本發明的目的在于提供一半導體存儲器元件測試結構及其裝置和其測試方法，可低成本地運用個人電腦，而降低測試成本，并且不影響測試的效能。
為了實現上述目的，本發明提供一種半導體存儲器元件測試結構，用以測試一半導體存儲器元件，所述結構包括一微處理器與一結果排序與顯示裝置。其中當此微處理器接收到一測試啟始信號后，輸出一傳送時鐘信號至此半導體存儲器元件，借以使半導體存儲器元件輸出所儲存的一儲存信息信號至此微處理器。當微處理器接收到此儲存信息信號時，對儲存信息信號作一測試與比較操作的運算，并將運算的結果借由一測試結果信號輸出。而結果排序與顯示裝置為用以輸出此測試啟始信號至微處理器，并接收此測試結果信號，并作一結果排序運算，借以顯示半導體存儲器元件所儲存的信息是否正確。
在上述的結構中，即可避免對于待測的半導體存儲器元件信息讀出后，需要經過串行轉并行的運算、緩沖器的驅動儲存讀取、以及為了避免信息的溢流而加入的硬件延遲。
在根據本發明的另外一方面中，提供一種半導體存儲器元件測試裝置，用以測試一半導體存儲器元件，所述裝置包括一微處理器及一結果排序與顯示裝置。其中，當微處理器接收到一測試啟始信號后，輸出一傳送時鐘信號至此半導體存儲器元件，借以使此半導體存儲器元件輸出所儲存的一儲存信息信號串行地傳送至微處理器中。當微處理器串行地接收到儲存信息信號時，直接對所述儲存信息信號作一測試與比較操作的運算，并將運算的結果藉由一測試結果信號輸出。而結果排序與顯示裝置為用以輸出測試啟始信號至微處理器，并在接收測試結果信號，對所述測試結果信號作一結果排序運算，借以顯示此半導體存儲器元件所儲存的信息是否正確。
在上述的裝置中，即可避免對于待測的半導體存儲器元件信息讀出后，需要經過串行轉并行的運算、緩沖器的驅動儲存讀取、以及為了避免信息的溢流而加入的硬件延遲。
一種半導體存儲器元件測試方法，用以測試一半導體存儲器元件。此方法包括傳送一傳送時鐘信號至半導體存儲器元件，當半導體存儲器元件接收到傳送時鐘信號后，串行地輸出一儲存信息信號。接著直接對串行形式的儲存信息信號做一測試與比較的運算，并將運算的結果借由一測試結果信號輸出。而后對測試結果信號做一結果排序運算，借以顯示所述半導體存儲器元件所儲存的信息是否正確。
在上述的測試方法中，即可避免對于待測的半導體存儲器元件信息讀出后，需要經過串行轉并行的運算、緩沖器的驅動儲存讀取、以及為了避免信息的溢流而加入的硬件延遲。
通過下面結合相應附圖對本發明的具體實施例的詳細描述，會對本發明的上述和其他的目的、優點和效果有更清晰的了解。其中圖1A及1B為傳統的半導體存儲器元件的測試結構；圖2A示出經由在第1圖中的測試裝置輸出的測試啟始時鐘信號的時鐘圖；圖2B圖為說明在此測試結構中的測試流程圖；圖3為根據本發明一較佳實施例的半導體存儲器元件測試結構；圖4A為顯示經由微處理器210輸出的傳送時鐘信號圖；圖4B為說明圖3的本發明較佳實施例的半導體存儲器元件測試結構的測試流程圖；圖5為根據本發明一較佳實施例的半導體存儲器元件測試裝置。
參考圖3A，其示出按照本發明一較佳實施例的半導體存儲器元件測試結構200，其包括一微處理器210及一結果排序與顯示裝置220，其中此微處理器210可用以接收具有串行數據輸出的半導體存儲器元件，并可做一測試與比較的運算，例如具快速運算的8501集成電路。
首先，在開始測試過程時，結果排序與顯示裝置220先送出一測試啟始信號，并經由線路214傳送到微處理器210內，之后，微處理器210將會經由線路14傳送一傳送時鐘信號至待測試元件(以下簡稱DUT)10。而在DUT 10接收到傳送時鐘信號時，開始輸出對應此傳送時鐘信號的儲存信息，一般而言，若是針對八位元的信息作測試，則由微處理器210傳送的信號將為連續的八個時鐘，然而，也可針對不同位元的信息作測試，在此，僅針對此點作一較佳的說明。
在微處理器210經由線路12接收到由DUT 10傳來的信息時，例如為八位元信息，則會對此信息作一測試與比較的操作。之后，微處理器會將所得的一測試結果信號，經由線路214傳送到結果排序與顯示裝置220內。當結果排序與顯示裝置220接收到測試結果信號之后，會對此測試結果信號做一結果排序的操作，并將此結果顯示給測試人員，以便判斷此DUT 10是否正確。
為詳細說明本發明上述較佳實施例的測試結構，參考4A與圖4B，并對照圖3的組成元件做一說明。圖4A為顯示經由微處理器210輸出的傳送時鐘信號圖，而圖4B為說明在本實施例的測試結構中的測試流程圖。首先，在步驟S20中，結果排序與顯示裝置220輸出一測試啟始信號到微處理器210內。接著，在第4A圖中的t1時間區間內，微處理器210開始依序輸出如圖4A所示的傳送時鐘信號的時鐘#1、#2、#3、….到DUT 10內，在此因為是針對八位元的儲存信息作測試，因此，在時鐘#1到時鐘#8中(也就是時間區間t1內)，DUT 10將對應于輸入時鐘的儲存信息串行地傳送到微處理器210內。
此時，由于微處理器210可用以接收具有串行數據輸出的半導體存儲器元件，并做一測試與比較的運算，因此，在此同時，微處理器210會對由DUT 10所傳送來的信息，例如八位元信息，做一測試與比較的運算。接著在時間區間t1內，微處理器210可將結果傳送到結果排序與顯示裝置220內。結果排序與顯示裝置220在接收到由微處理器傳送來的測試結果信號后，開始對此測試結果信號做一結果排序運算，并將排序后所得的結果顯示給測試人員，以利判斷此待測試元件10是否有問題。
本發明的半導體存儲器元件測試結構與傳統結構的最大差異，在于在傳統的測試結構中，必須增加如圖2A所示的時間區間t2與t3，此時間區間t2為在第1圖中的測試裝置130用來控制DUT 10停止傳送信息到緩沖器120中的硬件延遲，而此時間區間t3為在第1圖中的測試裝置130用來驅動緩沖器120開始送出所暫存的測試信息。而本發明卻可在傳送測試信息的時間區間t1內完成測試與比較的操作。
因此，若是針對具有1百萬位元的存儲器元件而言，必須讀取1百萬(1M)次的時鐘來測試此存儲器元件的信息，因此，會花上至少1/200kHz乘上1M bits的時間(針對信息讀取率為200K Hz而言)，約為5秒。在傳統的測試結構中，每八個時鐘信號就必須至少增加一時鐘的情形下，約增加128k次的時鐘(1M/8＝128K)，因此時間約需增加7秒。而本發明的測試結構中，微處理器將采用具有快速內部邏輯電路并可接收串行數據的微處理器，例如8051微處理器，所花的時間約為原讀取時間5秒加上處理時間約為1.5秒。因此，對于在傳統的測試結構中對1M存儲器元件約需12秒，而利用本發明的較佳實施例所需的時間，約需6.5秒。一個元件就減少將近一半的時間，若對于大量存儲器元件測試，將可減少相當多的時間，這不僅可增加測試效能、達到客戶預定的時間，更能減少許多制造的成本。
請參考圖5，為根據本發明較佳實施例所實際完成的電路，只要在個人電腦20中加入了微處理器310，例如具有高運算效率的8501微處理器，即可避免對于待測的半導體存儲器元件信息讀出后，需要經過串行轉并行的運算、緩沖器的驅動儲存讀取、以及為了避免信息的溢流而加入的硬件延遲。并且，因本發明的結構不需運用個人電腦的CPU來作讀取信息的測試、比較及排序等運算，若是在CPU忙碌時刻，就不會有等待的情形產生而浪費時間。而據此結構可充分運用低階(低成本)的利用個人電腦來達到產品測試功能的設計，而增加生產效率和滿足客戶的要求。
雖然已經結合具體的實施例對本發明進行了描述，然而對于本領域中的技術人員而言，在不脫離本發明的精神和范圍內，可作各種的變化與修改，因此本發明的保護范圍由所附的權利要求進行限定。
權利要求
1.一種半導體存儲器元件測試結構，用以測試一半導體存儲器元件，其特征在于所述結構包括一微處理器，當接收到一測試啟始信號后，輸出一傳送時鐘信號至所述半導體存儲器元件，借以使所述半導體存儲器元件輸出所儲存的一儲存信息信號至所述微處理器，其中當所述微處理器接收到所述儲存信息信號時，對所述儲存信息信號作一測試與比較操作的運算，并將運算的結果藉由一測試結果信號輸出；以及一結果排序與顯示裝置，用以輸出所述測試啟始信號至所述微處理器，并接收所述測試結果信號，并對所述測試結果信號作一結果排序運算，借以顯示所述半導體存儲器元件所儲存的信息是否正確。
2.根據權利要求1所述的半導體存儲器元件測試結構，其特征在于所述微處理器為具有接收串行形式的信息，并對所述信息施以所述測試與比較操作的運算。
3.根據權利要求2所述的半導體存儲器元件測試結構，其中所述微處理器為一8501集成電路。
4.一種半導體存儲器元件測試裝置，用以測試一半導體存儲器元件，其特征在于所述裝置包括一微處理器，當接收到一測試啟始信號后，輸出一傳送時鐘信號至所述半導體存儲器元件，借以使所述半導體存儲器元件輸出所儲存的一儲存信息信號串行地傳送至所述微處理器，其中當所述微處理器串行地接收到所述儲存信息信號時，直接對所述儲存信息信號作一測試與比較操作的運算，并將運算的結果借由一測試結果信號輸出；以及一結果排序與顯示裝置，用以輸出所述測試啟始信號至所述微處理器，并接收所述測試結果信號，并對所述測試結果信號作一結果排序運算，借以顯示所述半導體存儲器元件所儲存的信息是否正確。
5.根據權利要求4所述的半導體存儲器元件測試裝置，其特征在于所述微處理器為一8501集成電路。
6.一種半導體存儲器元件測試方法，用以測試一半導體存儲器元件，其特征在于所述方法包括下列步驟傳送一傳送時鐘信號至所述半導體存儲器元件；當所述半導體存儲器元件接收到所述傳送時鐘信號后，串行地輸出一儲存信息信號；直接對所述串行形式的儲存信息信號做一測試與比較的運算，并將運算的結果借由一測試結果信號輸出；以及對所述測試結果信號做一結果排序運算，借以顯示所述半導體存儲器元件所儲存的信息是否正確。
全文摘要
一種半導體存儲器元件測試結構,其中當微處理器接收到一測試啟始信號后,輸出一時鐘信號至半導體存儲器元件以使半導體記憶體元件輸出的儲存的一儲存資料信號至此微處理器。當微處理器接收到此儲存信息信號時,對儲存信息信號作一測試與比較操作的運算,其結果由一測試結果信號輸出。而結果排序與顯示裝置為用以輸出此測試啟始信號至微處理器,并對測試結果信號作排序運算,顯示半導體存儲器元件所儲存的信息是否正確。
文檔編號G01R31/28GK1378257SQ0111025
公開日2002年11月6日 申請日期2001年4月4日 優先權日2001年4月4日
發明者蕭坤地, 羅浩亮, 楊理揚 申請人:華邦電子股份有限公司