一種mems工藝中的刻蝕方法
【技術領域】
[0001]本發明涉及半導體制造領域，特別涉及一種MEMS工藝中的刻蝕方法。
【背景技術】
[0002]在MEMS(Micro Electromechanical System,微電子機械系統)器件的制造工藝中，經常會通過多次刻蝕來形成所需的結構，而在后次刻蝕中，會對前次刻蝕形成的結構造成損壞，影響器件的性能。
[0003]在懸橋工藝中，需要通過刻蝕進行釋放，獲得懸橋結構，通常先利用各向異性刻蝕形成獨立的相鄰的溝槽和橋體，而后在利用各向同性刻蝕將相鄰的溝槽連通，從而將橋體釋放，獲得懸橋結構，然后，在連通溝槽的刻蝕中，會對前次刻蝕形成的橋體造成損傷。
[0004]在MEMS工藝中，經常需要同時刻蝕不同深寬比的結構，大尺寸或大深寬比的結構先完成刻蝕，由于缺口效應(notching effect/footing effect),先完成刻蝕的結構會在后續刻蝕中受到損傷。
[0005]目前，也有提出對刻蝕結構進行保護的方法，但需要在不同設備間轉換，通過多個不同的工藝步驟實現，集成度低，效率低，費用高。

【發明內容】

[0006]本發明的目的旨在至少解決上述技術缺陷之一，提供一種MEMS工藝中進行原位保護的刻蝕方法。
[0007]為此，本發明提供了如下技術方案:
[0008]一種MEMS工藝中的刻蝕方法，包括:
[0009]提供襯底；
[0010]在所述襯底上形成掩膜層；
[0011]采用等離子體刻蝕的方法，刻蝕襯底以形成溝槽；
[0012]采用等離子氣體進行鈍化，在溝槽的表面上形成聚合物的鈍化層；
[0013]采用等離子體刻蝕的方法，去除溝槽底面上的鈍化層；
[0014]繼續刻蝕襯底；
[0015]去除鈍化層以及掩膜層。
[0016]可選的，所述溝槽形成在襯底的半導體層中，繼續刻蝕后，溝槽的底部連通。
[0017]可選的，所述襯底為復合絕緣層的半導體襯底，在襯底的半導體層中具有空腔；在形成掩膜層后的步驟為:
[0018]采用等離子體刻蝕的方法，刻蝕襯底以形成第一溝槽和第二溝槽，其中，第二溝槽位于空腔之上，第一溝槽的寬度大于第二溝槽，第一溝槽暴露襯底的絕緣層；
[0019]采用等離子氣體進行鈍化，在溝槽的表面上形成聚合物的鈍化層；
[0020]采用等離子體刻蝕的方法，去除第二溝槽底面上的鈍化層；
[0021]繼續刻蝕襯底的半導體層，直至暴露空腔；
[0022]去除鈍化層以及掩膜層。
[0023]可選的，采用各向同性刻蝕繼續刻蝕襯底。
[0024]可選的，采用C4F8等離子氣體進行鈍化，在溝槽的表面上形成CxFy聚合物的鈍化層。
[0025]可選的，采用等離子體刻蝕的方法，去除溝槽底面上的鈍化層，其中，刻蝕氣體為SF6/CF4/02/Ar的組合氣體。
[0026]本發明實施例提供的刻蝕方法，采用等離子體刻蝕的方法刻蝕襯底，而后進行等離子的聚合物鈍化層的保護，繼而完成后續刻蝕，可以在等離子體刻蝕的設備中完成首次刻蝕以及原位的鈍化層的保護，工藝簡單，集成度高且效率高。
【附圖說明】
[0027]本發明上述的和/或附加的方面和優點從下面結合附圖對實施例的描述中將變得明顯和容易理解，其中:
[0028]圖1為根據本發明實施例的刻蝕方法的流程示意圖；
[0029]圖2-圖7示出了根據本發明第一實施例的刻蝕方法的截面示意圖；
[0030]圖8-13示出了根據本發明第二實施例的刻蝕方法的截面示意圖。
【具體實施方式】
[0031]下面詳細描述本發明的實施例，所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅用于解釋本發明，而不能解釋為對本發明的限制。
[0032]正如【背景技術】的描述，在MEMS工藝中，對通過多次刻蝕來形成所需的結構的刻蝕工藝中，后次刻蝕會對前次刻蝕形成的結構造成損壞，對此，本發明提出了一種MEMS工藝中的刻蝕方法，如圖1所示，包括:
[0033]提供襯底；
[0034]在所述襯底上形成掩膜層；
[0035]采用等離子體刻蝕的方法，刻蝕襯底以形成溝槽；
[0036]采用等離子氣體進行鈍化，在溝槽的表面上形成聚合物的鈍化層；
[0037]采用等離子體刻蝕的方法，去除溝槽底面上的鈍化層；
[0038]繼續刻蝕襯底；
[0039]去除鈍化層以及掩膜層。
[0040]在本發明的刻蝕方法中，采用等離子體刻蝕的方法刻蝕襯底，而后進行等離子的聚合物鈍化層的保護，繼而完成后續刻蝕，可以在等離子體刻蝕的設備中完成首次刻蝕以及原位的鈍化層的保護，工藝簡單，集成度高且效率高。
[0041]為了更好的理解本發明，以下將結合流程圖和本發明實施例的示意圖對本發明實施例的形成方法進行詳細的描述。
[0042]實施例一
[0043]在本實施例中，為MEMS工藝中通過兩次刻蝕釋放橋體的刻蝕方法。
[0044]在步驟SlOl，提供襯底100，參考圖2所示。
[0045]在本發明的實施例中，所述襯底100可以包括任何的半導體層的襯底，例如單晶硅、多晶硅、非晶硅、鍺、硅鍺、碳化硅、銻化銦、碲化鉛、砷化銦、磷化銦、砷化鎵或銻化鎵、合金半導體或其他化合物半導體，所述襯底100還可以為疊層半導體結構，例如Si/SiGe、絕緣體上娃(SOI)或絕緣體上娃鍺(SGOI)。此處僅為示例,本發明并不限于此。本實施例中，所述襯底100為硅襯底。
[0046]在步驟S102，在所述襯底100上形成掩膜層102，如圖2所示。
[0047]在本實施例中，所述掩膜層102為硬掩膜,如二氧化娃掩膜層,該掩膜層具有刻蝕圖案。在其他實施例中，所述掩膜層還可以為其他材料的掩膜，如氮化硅或光刻膠等。
[0048]在步驟S103，采用等離子體刻蝕的方法，刻蝕襯底100以形成溝槽104，如圖3所
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[0049]在本實施例中，可以采用ICP (感應f禹合等離子體,Inductively Coupled Plasma)進行刻蝕，刻蝕氣體為HBr/02 (或HBr/Cl2/02)，刻蝕一定時間后停止刻蝕，這樣，在襯底中形成溝槽104。在本實施例中，相鄰的溝槽之間為橋體103。在其他實施例中，還可以采用其他的等離子體刻蝕的方法，如BOSCH工藝，進行第一次刻蝕。
[0050]在步驟S104，采用等離子氣體進行鈍化，在溝槽的表面上形成聚合物的鈍化層106,如圖4所示。
[0051]在本實施例中，采用C4F8等離子氣體進行鈍化，在溝槽的表面上形成CxFy聚合物的鈍化層。由于采用等離子氣體進行鈍化工藝，這樣，在完成溝槽刻蝕之后，無需轉換設備，原位即可實現鈍化層的形成。
[0052]在步驟S105，采用等離子體刻蝕的方法，去除溝槽104底面上的鈍化層106，參考圖5所示。
[0053]在本實施例中，等離子體刻蝕時的刻蝕氣體為SF6/CF4/02/Ar的組合氣體，刻蝕后，