驅動電路的制作方法
【專利說明】
【技術領域】
[0001]本發明涉及驅動技術領域，特別涉及一種驅動電路。
【【背景技術】】
[0002]傳統的GOA(Gate driver On Array)技術方案一般是通過在現有的薄膜晶體管陣列基板的制程中將掃描驅動電路形成在該薄膜晶體管陣列基板上，以實現對該薄膜晶體管陣列基板上的像素陣列逐行掃描。
[0003]然而，傳統的GOA電路的結構過于復雜，難以適應顯示面板超窄邊框的需求。
[0004]故，有必要提出一種新的技術方案，以解決上述技術問題。
【
【發明內容】
】
[0005]本發明的目的在于提供一種驅動電路，其能簡化GOA電路的結構，適應顯示面板超窄邊框的需求。
[0006]為解決上述問題，本發明的技術方案如下:
[0007]一種驅動電路，所述驅動電路包括:至少兩驅動單元，至少兩所述驅動單元以陣列的形式排列，至少兩所述驅動單元相互連接，至少兩所述驅動單元中的第一驅動單元用于接收第二驅動單元所生成的第二驅動信號集合中的至少一第二子信號，并生成第一驅動信號集合，其中，所述第二驅動單元為至少兩所述驅動單元中除所述第一驅動單元以外的一個所述驅動單元；其中，所述驅動單元包括:一控制單元，用于根據正反向掃描信號控制級傳信號的輸出；一級傳信號鎖存單元，用于接收所述級傳信號，并對所述級傳信號進行鎖存，以生成鎖存信號；一第一掃描信號生成單元，用于生成第一掃描信號；一第二掃描信號生成單元，用于生成第二掃描信號；一第一反相輸出單元，用于對所述第一掃描信號進行反相，并生成經過反相的第一掃描信號；以及一第二反相輸出單元，用于對所述第二掃描信號進行反相，并生成經過反相的第二掃描信號。
[0008]在上述驅動電路中，所述控制單元包括第一級傳信號輸入端、第二級傳信號輸入端、第一開關控制信號輸入端、第二開關控制信號輸入端、第一級傳信號輸出端；所述控制單元還包括:一第一薄膜晶體管，第一薄膜晶體管包括第一柵極、第一源極和第一漏極，所述第一柵極與所述第一開關控制信號輸入端連接，所述第一源極與所述第一級傳信號輸入端連接，所述第一漏極與所述第一級傳信號輸出端連接，所述第一薄膜晶體管用于根據所述第一開關控制信號輸入端所提供的第一開關控制信號控制所述第一級傳信號輸入端的第一級傳信號的輸出；一第二薄膜晶體管，第二薄膜晶體管包括第二柵極、第二源極和第二漏極，所述第二柵極與所述第一開關控制信號輸入端連接，所述第二源極與所述第二級傳信號輸入端連接，所述第二漏極與所述第一級傳信號輸出端連接，所述第二薄膜晶體管用于根據所述第一開關控制信號控制所述第二級傳信號輸入端的第二級傳信號的輸出；一第三薄膜晶體管，第三薄膜晶體管包括第三柵極、第三源極和第三漏極，所述第三柵極與所述第二開關控制信號輸入端連接，所述第三源極與所述第一級傳信號輸入端連接，所述第三漏極與所述第一級傳信號輸出端連接，所述第三薄膜晶體管用于根據所述第二開關控制信號輸入端所提供的第二開關控制信號控制所述第一級傳信號的輸出；以及一第四薄膜晶體管，第四薄膜晶體管包括第四柵極、第四源極和第四漏極，所述第四柵極與所述第二開關控制信號輸入端連接，所述第四源極與所述第二級傳信號輸入端連接，所述第四漏極與所述第一級傳信號輸出端連接，所述第四薄膜晶體管用于根據所述第二開關控制信號控制所述第二級傳信號的輸出。
[0009]在上述驅動電路中，所述級傳信號鎖存單元包括第一時鐘信號輸入端、第三級傳信號輸入端、鎖存信號輸出端；所述級傳信號鎖存單元還包括:一第一反相器，所述第一反相器包括第一反相輸入端和第一反相輸出端，所述第一反相輸入端與所述第一時鐘信號輸入端連接，所述第一反相輸入端用于接收第一時鐘信號；一第二反相器，所述第二反相器包括第二反相輸入端和第二反相輸出端，所述第二反相輸入端與所述第一反相輸出端連接，所述第二反相器還與所述第三級傳信號輸入端及所述鎖存信號輸出端連接；一第三反相器，所述第三反相器包括第三反相輸入端和第三反相輸出端，所述第三反相輸入端與所述第一時鐘信號輸入端連接，所述第三反相器還與所述第三級傳信號輸入端及所述鎖存信號輸出端連接，所述第三反相輸入端用于接收所述第一時鐘信號；以及一第四反相器，所述第四反相器包括第四反相輸入端和第四反相輸出端，所述第四反相輸入端與所述第三反相輸出端和所述第二反相輸出端連接，所述第四反相輸出端與所述鎖存信號輸出端連接。
[0010]在上述驅動電路中，所述第二反相器包括第五薄膜晶體管、第六薄膜晶體管、第七薄膜晶體管和第八薄膜晶體管；所述第三反相器包括第九薄膜晶體管、第十薄膜晶體管、第十一薄膜晶體管和第十二薄膜晶體管；所述第五薄膜晶體管包括第五柵極、第五源極和第五漏極，所述第五柵極與所述第一反相輸出端連接，所述第五源極用于接收第一高電壓信號，所述第五薄膜晶體管用于在所述第五柵極所接收到的經過反相的所述第一時鐘信號為低電平信號時開啟所述第五源極和所述第五漏極之間的第五電流通道，以及用于在所述第五柵極所接收到的所述經過反相的第一時鐘信號為高電平信號時關閉所述第五電流通道；所述第六薄膜晶體管包括第六柵極、第六源極和第六漏極，所述第六柵極用于接收第三級傳信號，所述第六源極與所述第五漏極連接，所述第六漏極與所述第四反相輸入端連接，所述第六薄膜晶體管用于在所述第六柵極所接收到的所述第三級傳信號為低電平信號時開啟所述第六源極和所述第六漏極之間的第六電流通道，以及用于在所述第六柵極所接收到的所述第三級傳信號為高電平信號時關閉所述第六電流通道；所述第七薄膜晶體管包括第七柵極、第七源極和第七漏極，所述第七柵極用于接收第四級傳信號，所述第七源極用于接收第一低電壓信號，所述第七薄膜晶體管用于在所述第七柵極所接收到的所述第四級傳信號為高電平信號時開啟所述第七源極和所述第七漏極之間的第七電流通道，以及用于在所述第七柵極接收到的所述第四級傳信號為低電平信號時關閉所述第七電流通道；所述第八薄膜晶體管包括第八柵極、第八源極和第八漏極，所述第八柵極與所述第一反相輸出端連接，所述第八源極與所述第七漏極連接，所述第八漏極與所述第四反相輸入端連接，所述第八薄膜晶體管用于在所述第八柵極接收到的所述經過反相的第一時鐘信號為高電平信號時開啟所述第八源極和所述第八漏極之間的第八電流通道，以及用于在所述第八柵極所接收到的所述經過反相的第一時鐘信號為低電平信號時關閉所述第八電流通道；所述第九薄膜晶體管包括第九柵極、第九源極和第九漏極，所述第九柵極用于接收所述第一時鐘信號，所述第九漏極與第四反相輸入端連接，所述第九薄膜晶體管用于在所述第九柵極所接收到的所述第一時鐘信號為高電平信號時開啟所述第九源極和所述第九漏極之間的第九電流通道，以及用于在所述第九柵極所接收到所述第一時鐘信號為低電平信號時關閉所述第五電流通道；所述第十薄膜晶體管包括第十柵極、第十源極和第十漏極，所述第十柵極與所述第六柵極連接，所述第十柵極用于接收所述第三級傳信號，所述第十漏極與所述第九源極連接，所述第十源極用于接收第二低電壓信號，所述第十薄膜晶體管用于在所述第十柵極所接收到的所述第三級傳信號為高電平信號時開啟所述第十源極和所述第十漏極之間的第十電流通道，以及用于在所述第十柵極接收到的所述第三級傳信號為低電平信號時關閉所述第十電流通道；所述第十一薄膜晶體管包括第十一柵極、第十一源極和第十一漏極，所述第十一柵極用于接收所述第四級傳信號，所述第十一漏極還與所述第四反相輸入端連接，所述第十一薄膜晶體管用于在所述第十一柵極所接收到的所述第四級傳信號為低電平信號時開啟所述第十一源極和所述第十一漏極之間的第十一電流通道，以及用于在所述第十一柵極所接收到的所述第四級傳信號高電平信號時關閉所述第十一電流通道；所述第十二薄膜晶體管包括第十二柵極、第十二源極和第十二漏極，所述第十二柵極用于接收所述第一時鐘信號，所述第十二源極用于接收第二高電壓信號，所述第十二漏極與所述第十一源極連接，所述第十二薄膜晶體管用于在所述第十二柵極所接收到的所述第一時鐘信號為低電平信號時開啟所述第十二源極和所述第十二漏極之間的第十二電流通道，以及用于在所述第十二柵極所接收到的所述第一時鐘信號為高電平信號時關閉所述第十二電流通道；其中，所述第四反相輸出端還與所述第七柵極連接和所述第十一柵極連接。
[0011]在上述驅動電路中，所述第一掃描信號生成單元包括第二時鐘信號輸入端、第一鎖存信號輸入端、第四級傳信號輸入端/第四時鐘信號輸入端、第一掃描信號輸出端，其中，所述第一鎖存信號輸入端與所述鎖存信號輸出端連接；所述第一掃描信號生成單元還包括:一第十三薄膜晶體管，所述第十三薄膜晶體管包括第十三柵極、第十三源極和第十三漏極，所述第十三柵極與所述第二時鐘信號輸入端連接，所述第十三柵極用于接收所述第二時鐘信號輸入端所提供的第二時鐘信號，所述第十三源極用于接收第三高電壓信號，所述第十三漏極與所述第一掃描信號輸出端連接，第十三薄膜晶體管用于在所述第十三柵極所接收到的所述第二時鐘信號為低電平信號時開啟所述第十三源極與所述第十三漏極之間的第十三電流通道，以及用于在所述第二時鐘信號為高電平信號時關閉所述第十三電流通道；一第十四薄膜晶體管，所述第十四薄膜晶體管包括第十四柵極、第十四源極和第十四漏極，所述第十四柵極與所述第一鎖存信號輸入端連接，所述第十四柵極用于接收所述第一鎖存信號輸入端所提供的所述鎖存信號，所述第十四源極用于接收所述第三高電壓信號，所述第十四漏極與所述第一掃描信號輸出端連接，第十四薄膜晶體管用于在所述第十四柵極所接收到的所述鎖存信號為低電平信號時開啟所述第十四源極與所述第十四漏極之間的第十四電流通道，以及用于在所述鎖存信號為高電平信號時關閉所述第十四電流通道；一第十五薄膜晶體管，所述第十五薄膜晶體管包括第十五柵極、第十五源極和第十五漏極，所述第十五柵極與所述第四級傳信號輸入端或第四時鐘信號輸入端連接，所述第十五柵極用于接收所述第四級傳信號輸入端所提供的第四級傳信號或所述第四時鐘信號輸入端所提供的第四時鐘信號，所述第十五源極用于接收所述第三高電壓信號，所述第十五漏極與所述第一掃描信號輸出端連接，第十五薄膜晶體管用于在所述第十五柵極所接收到的所述第四級傳信號或所述第四時鐘信號為低電平信號時開啟所述第十五源極與所述第十五漏極之間的第十五電流通道，以及用于在所述第四級傳信號或所述第四時鐘信號為高電平信號時關閉所述第十五電流通道；一第十六薄膜晶體管，所述第十六薄膜晶體管包括第十六柵極、第十六源極和第十六漏極，所述第十六柵極與所述第二時鐘信號輸入端連接，所述第十六柵極用于接收所述第二時鐘信號輸入端所提供的所述第二時鐘信號，所述第十六漏極與所述第一掃描信號輸出端連接，第十六薄膜晶體管用于在所述第十六柵極所接收到的所述第二時鐘信號為高電平信號時開啟所述第十六源極與所述第十六漏極之間的第十六電流通道，以及用于在所述第二時鐘信號為低電平信號時關閉所述第十六電流通道；一第十七薄膜晶體管，所述第十七薄膜晶體管包括第十七柵極、第十七源極和第十七漏極，所述第十七柵極與所述第一鎖存信號輸入端連接，所述第十七柵極用于接收所述第一鎖存信號輸入端所提供的所述鎖存信號，所述第十七漏極與所述第十六源極連接，第十七薄膜晶體管用于在所述第十七柵極所接收到的所述鎖存信號為高電平信號時開啟所述第十七源極與所述第十七漏極之間的第十七電流通道，以及用于在所述鎖存信號為低電平信號時關閉所