專利名稱：數據傳輸設備的制作方法
技術領域：
本發明涉及數據傳輸設備，該設備能實現與傳輸速率無關的時鐘校正，并能實現普通的數據接收和數據傳輸的加速。


圖1是一個方框圖，它顯示了在日本專利公開說明書No.S61-7756中所說明的常規的數據傳輸設備。在以下說明中，N表示一個說明了時鐘分頻比的整數，n表示一個說明了分頻比上限的整數，該分頻比上限是由數據傳輸設備的系統配置所確定的。
常規的數據傳輸設備包括一個數據傳輸電路101、一個外部接口電路102、一個傳輸時鐘分頻器電路103、一個接收時鐘分頻器電路104以及一個數據傳送檢測電路105。數據傳輸電路101具有一種能在接收數據移位時鐘306的激勵下接收輸入到接收串行數據302上的數據的功能，還有一種能在接收數據移位時鐘304的激勵下向接收串行數據301傳送數據的功能。數據傳輸電路101根據在該數據傳輸設備和在該數據傳輸設備的外部傳輸目標之間事先所確定的傳輸速率(基礎時鐘303的1/2)而輸出一個分頻比選擇信號309(N=1到n)。外部接口電路102具有一種與該數據傳輸設備外部接口的接口功能。傳輸時鐘分頻器電路103和接收時鐘分頻器電路104根據所輸入的分頻選擇信號309對基礎時鐘303進行分頻，并輸出傳輸數據移位時鐘304和接收數據移位時鐘306。該傳輸數據移位時鐘304被輸入到數據傳輸電路101的終端。接收數據移位時鐘306被輸入到數據傳輸電路101的終端。
如圖2所示，接收時鐘分頻器電路104包括一個用來控制基礎時鐘303的輸入的與門529、用于將基礎時鐘303分頻的n階連接的T型觸發器517、用于選擇由接收時鐘分頻器電路104所輸出的接收數據移位時鐘的n輸入選擇器519、以及一個用來計算接收時鐘的數目的接收比特數計數器528。將n階連接的T型觸發器517設計為如果接收時鐘分頻器電路的初始化信號310被輸入到一個初始化終端RD，則該T型觸發器被初始化。數據傳送檢測電路105包括一種功能，即如果檢測到接收串行數據302上的數據傳送時，就輸出接收時鐘分頻器電路的初始化信號310。
接下來，將參照圖3中的時序對常規的數據傳輸設備進行說明。圖3顯示了當接收數據移位時鐘306被設置為基礎時鐘303的1/8時，處于接收狀態下的接收時序。在接收狀態時，有兩種操作狀態。當接收串行數據302上沒有變化時，接收時鐘分頻器電路104僅對基礎時鐘303進行分頻，并將該接收數據移位時鐘306提供給數據傳輸電路101，由此，數據傳輸電路101在接收數據移位時鐘306的上升沿到達的時刻鎖存該接收串行數據302。
在接收串行數據302中存在變化時，數據傳送檢測電路105檢測該數據傳送，并輸出接收時鐘分頻器電路的初始化信號310。接收時鐘分頻器電路104接收該接收時鐘分頻器電路的初始化信號310，并對時鐘的分頻進行一次性的初始化。此后，如果接收時鐘分頻器電路的初始化信號310消失了，則接收時鐘分頻器電路104再次開始對時鐘的分頻，并再次將接收數據移位時鐘306提供給數據傳輸電路101，由此，數據傳輸電路101再次開始在接收數據移位時鐘306的上升沿到來的時刻，鎖存該接收串行數據。當在接收串行數據302中存在變化時，數據傳輸電路101的鎖存時序總是被校正到接收串行數據302的比特長度的一個中間值。
圖4顯示了當接收數據移位時鐘306被設置為基礎時鐘303的1/2時，處于接收狀態下的操作時序。在設置時，在接收時鐘分頻電路的初始信號310的脈沖寬度的長度為基礎時鐘303的1/2周期，且接收數據移位時鐘306為邏輯“1”時，如果初始化的實現是由于接收時鐘分頻器電路的初始信號310，則計數操作會在n階連接的T型觸發器517被初始化后所緊隨的一個基礎時鐘303的上升沿被觸發，反向地再次立即開始計數，還存在這樣一種可能性，即不對接收數據移位時鐘306進行分頻。這即是，錯誤地產生了縮短時鐘的時鐘校正，并存在這樣一種可能，即在數據傳輸電路101中不可能實現正常的接收操作。
為避免這種問題，如果將接收時鐘分頻器電路的初始化信號310的脈沖寬度延長到基礎時鐘303的一個周期的寬度，則會存在一種相反的可能性，即甚至是在由于接收時鐘分頻器電路的初始化信號310而實現了所述初始化的情況下，1/2時鐘的上升沿時序也不會改變。這就是說，存在一種時鐘不被校正的時序，以及存在這樣一種可能性，即在數據傳輸電路101中不可能實現正常的接收操作。另外，如果接收時鐘分頻器電路的初始化信號310的脈沖寬度被延長為基礎時鐘303的一個周期的寬度，則在由于接收時鐘分頻器電路的初始化信號310而引起的初始化階段，n階連接的T型觸發器517的停止期變得非常長，這樣，就錯誤地產生了延長時鐘的時鐘校正，并丟失了接收數據的鎖存時序，并且存在一種可能性，即在數據傳輸電路101中不可能實現正常的接收操作。
這些問題是由以下原因產生的。即，依據常規數據傳輸設備的配置，因為接收數據移位時鐘的校正是由對分頻器的初始化而實現的，所以，當接收數據移位時鐘分頻比相對于基礎時鐘顯得較低時，不會根據分頻操作的時序而進行初始化操作，也不會根據相對于接收數據為錯誤的時序中所產生的初始化操作而進行初始化操作，所以不能有效地執行所述時鐘操作，也不能執行正常的接收操作。
尤其是，在如上所述的常規數據傳輸設備中，當提供給數據傳輸電路的接收數據移位時鐘為基礎時鐘的1/2時，不能正常地對接收數據移位時鐘分頻器執行初始化，或是產生了時鐘縮短操作或是產生了時鐘延長操作，并以一種相對于接收數據為錯誤的時序將接收數據移位時鐘提供給數據傳輸電路，這里存在一種可能性，即不能執行接收串行數據的正常接收操作，也不可能執行加速的數據傳輸。
本發明的目的是提供一個數據傳輸設備，通過實現與傳送速率無關的時鐘校正，這種設備既能實現正常的數據接收，也能實現傳輸速率的加速。
在一種依據本發明的數據傳輸設備中，外部接口電路向數據傳輸設備輸出數據，該數據是作為接收數據從外部輸入給數據傳輸設備的，而且，外部接口電路向數據傳輸設備的外部輸出由數據傳輸設備傳送來的傳輸數據。傳輸電路與移位時鐘同步輸出所輸入的傳輸數據，并與移位時鐘同步存儲所輸入的接收數據。延遲電路延遲所輸入的接收移位時鐘，并將其作為一個相位核對時鐘而輸出。相位檢測/核對電路根據輸入接收數據移位時鐘的邏輯電平、核對接收數據移位時鐘的相位的相位核對時鐘以及所輸入的接收數據的變化點而確定接收數據的變化期望部分。當接收數據變化點比接收數據移位時鐘的相位要早時，相位檢測/核對電路檢測到有必要縮短接收數據移位時鐘，并輸出一個縮短了定時信號的時鐘。當接收數據變化點比接收數據移位時鐘要晚時，相位檢測/核對電路檢測到有必要延長接收數據移位時鐘，并輸出一個延長了定時信號的時鐘。接收時鐘分頻器/校正器電路對所輸入的來自該數據傳輸沒備外部的基礎時鐘進行分頻，以輸出接收數據移位時鐘。接收時鐘分頻器/校正器電路執行校正，這種校正例如可以是在輸入一個時鐘縮短定時信號時，縮短接收數據移位時鐘，并將其輸出。接收時鐘分頻器/校正器電路執行校正，這種校正例如可以是在輸入一個時鐘延長定時信號時，延長接收數據移位時鐘，并將其輸出。傳輸時鐘分頻器電路對輸入到該數據傳輸設備的基礎時鐘進行分頻，并輸出該傳輸數據移位時鐘。因此，時鐘得到了與數據傳輸速率無關的校正。
在本發明中，將接收數據移位時鐘和由延遲該接收數據移位時鐘而得到的相位核對時鐘輸入到接收數據變化檢測電路。這里提供了一個用于核對數據變化期望部分和由上述兩個時鐘所確定的接收數據變化點的電路。所提供的接收時鐘分頻器電路具有一個用來根據指示相位核對結果的信號，對接收數據移位時鐘進行校正的電路。以時鐘所得到的校正與數據傳輸速率無關的這一特點，既可實現普通的數據校正，也可實現數據傳輸的加速。
圖1是一個顯示了常期規數據傳輸設備的方框圖；圖2是一個原理電路圖，它顯示了在常規數據傳輸設備中所用的接收時鐘分頻器電路104的細節；圖3是一個常規數據傳輸設備的時序圖；圖4是一個常規數據傳輸設備的時序圖；圖5是一個框圖，它顯示了依據本發明第一實施例的數據傳輸設備；圖6是一個原理電路圖，它顯示了第一實施例中所用的相位檢測/核對電路201的細節；圖7是一個原理電路圖，它顯示了第一實施例中所用的時鐘分頻器/校正器電路202的細節；圖8是本發明實施例的時序圖；圖9是本發明實施例的時序圖；圖10是本發明實施例的時序圖；圖11是本發明實施例的時序圖；圖12是一個方框圖，它顯示了依據本發明第二實施例的一個數據傳輸設備；以及圖13是一個原理電路圖，它顯示了第二實施例中所用的第二時鐘分頻器/校正器電路204的細節。
接下來，將參照以下附圖對本發明的最佳實施例進行說明。圖5是一個方框圖，它顯示了本發明第一實施例的結構，圖6是一個原理電路圖，它顯示了相位檢測/核對電路201的具體構造，圖7是一個原理電路圖，它顯示了時鐘分頻器/校正器電路202的具體構造。在這些附圖中，N代表一個說明了時鐘的分頻比的整數，n代表一個顯示了由系統配置所確定的分頻比的上限的整數。
本發明實施例的數據傳輸設備包括一個數據傳輸電路101、一個外部接口電路102、一個傳輸時鐘分頻器電路103、相位檢測/核對電路201、時鐘分頻器/校正器電路202以及延遲電路203。
數據傳輸電路101包括一種數據接收功能和一種數據傳輸功能，前者用于存儲在接收數據移位時鐘306的上升沿時輸入到接收串行數據302上的數據，后者用于在傳輸數據移位時鐘304的下降沿時將該數據輸出到傳輸串行數據301。數據傳輸電路101根據在該數據傳輸設備和該數據傳輸設備的外部傳輸目標之間事先所確定的傳輸速率(基礎時鐘303的1/2)，輸出分頻比選擇信號309(N=1到n)。
外部接口電路102包括一種與數據傳輸設備的外部接口的接口功能。傳輸時鐘分頻器電路103和接收時鐘分頻器/校正器電路202根據所輸入的分頻選擇信號309，對基礎時鐘303進行分頻，并輸出傳輸數據移位時鐘304和接收數據移位時鐘306。
相位檢測/核對電路201對接收串行數據302、接收數據移位時鐘306以及相位核對時鐘308進行核對；其中接收串行數據302是通過外部接口電路102從該設備的外部輸入的；接收數據移位時鐘306是由時鐘分頻器/校正器電路202輸出的；而相位核對時鐘308是用延遲電路203將接收數據移位時鐘306延遲1/4個接收數據移位時鐘306的周期，從而得到的。如果在相位核對時，由相位檢測/核對電路201檢測到具有在數據傳輸電路101中產生接收誤差的可能性的相位差，則相位檢測/核對電路201輸出一個時鐘縮短定時信號402或一個時鐘延長定時信號403。
接收時鐘分頻器/校正器電路202根據所輸入的時鐘縮短定時信號402或時鐘延長定時信號403而執行將接收數據移位時鐘306縮短或延長的校正。根據這一結果，在數據傳輸電路101中所執行的接收操作總能正常地執行。即，時鐘分頻器/校正器電路202包括兩種功能，一種是通過向時鐘縮短定時信號402輸入一個脈沖，從而實現縮短接收數據移位時鐘306的校正；另一種功能是通過向時鐘延長定時信號403輸入一個脈沖，從而實現延長接收數據移位時鐘306的校正。傳輸數據移位時鐘304被輸入到數據傳輸電路101的終端，而接收數據移位時鐘306也被輸入到數據傳輸電路101的另一個終端。
延遲電路203是一個延遲電路，它根據分頻比選擇信號309識別傳輸速率，并將接收數據移位時鐘306延遲該傳輸速率的1/4比率，并將該延遲的時鐘當作相位核對時鐘308而輸出。
如圖6所示，相位檢測/核對電路201通過接收數據移位時鐘306和相位核對時鐘308的邏輯電平的組合來確定接收串行數據302上的數據傳送期望部分，并將數據傳送期望部分與接收串行數據302的數據傳送點進行核對。在本實施例中，在接收數據移位時鐘306和相位核對時鐘308的邏輯電平均為1的期間被確定為數據傳送期望部分。這里所提供的相位檢測/核對電路201具有D型觸發器501、一個(n-2)階連接的D型觸發器502、一個T型觸發器503、一個T型觸發器504、一個T型觸發器505、一個n輸入選擇器506、一個同門507、一個或非門509、一個與門510、一個與門511、一個與非門512和一個延遲電路513。D型觸發器501和同門507是用于在產生了接收串行數據302的傳送時，輸出一個負邏輯短脈沖的電路。延遲電路513是一個延遲電路，用來確保這一脈沖的寬度。或非門508是一種用來將同門507的輸出進行反向輸出的門。T型觸發器503是一種接收起始定時信號401的保持電路，用來在同門507的輸出變為邏輯1時，輸出邏輯1。接收數據移位時鐘306被當作初始化信號輸入到T型觸發器503，并在接收操作開始后，在接收數據移位時鐘306變為邏輯0時，T型觸發器503的輸出變為邏輯0。與門510是這樣一種門，在接收數據移位時鐘306為邏輯1以及相位核對時鐘308為邏輯0，即數據傳送檢測的負邏輯脈沖是在數據傳送期望部分之前從同門507輸出的，該門輸出邏輯1。T型觸發器504是時鐘縮短定時信號402的保持電路，用于在與門510的輸出變為邏輯1時，輸出邏輯1。與門511是這樣一種門，在接收數據移位時鐘306為邏輯0以及相位核對時鐘308為邏輯0，即在數據傳送期望部分之后才由同門507輸出數據傳送檢測的負邏輯脈沖，該門輸出邏輯1。T型觸發器505是時鐘延長定時信號403的保持電路，用于在與門511的輸出變為邏輯1時，輸出邏輯1。或非門509是這樣一種門，用于在接收數據移位時鐘306和相位核對時鐘308都為邏輯0的期間輸出邏輯1。(n-2)階連接的D型觸發器502是一種移位寄存器，用于將或非門509的移位為其輸入數據，并將數據傳送檢測時鐘305作為其移位時鐘。n輸入選擇器506是這樣一種選擇器，用于根據輸入到n輸入選擇器506的分頻比選擇信號309，從或非門509的輸出和(n-2)階連接的D型觸發器502的輸出中選擇一個。n輸入選擇器506的輸出被輸入到與非門512。與非門512是這樣一種門，用于由輸入選擇器506的邏輯1和數據傳送檢測時鐘305的邏輯0而產生一個負邏輯脈沖，并用于輸出T型觸發器504和T型觸發器505的初始化信號。
接下來，將參照圖7，對本發明的時鐘分頻器/校正器電路202進行詳細說明。這里所提供的時鐘分頻器/校正器電路202具有一個D型觸發器514、一個T型觸發器515、一個T型觸發器516、n階連接的T型觸發器517、一個2輸入選擇器518、一個n輸入選擇器519、一個接收比特數計數器520、一個或門521、一個或門522、一個與門523、一個與門524和一個延遲電路525。D型觸發器514是一個保持電路，用于在邏輯1被輸入到接收起始定時信號401時，輸出邏輯1，而且D型觸發器514的輸出作為一個對整體時鐘分頻器/校正器電路202的操作的允許信號。來自接收比特數計數器520的作為初始化信號的時鐘分頻器/校正器電路202的內部復位脈沖信號被輸入到D型觸發器514。當傳輸結束時，通過接收比特數計數器520所輸出的復位脈沖信號，D型觸發器514的輸出變為邏輯0，因而整個時鐘分頻器/校正器電路202的操作停止。與門521、T型觸發器515和與門523中的每一個都是這樣一種電路，當N=1時，即在分頻比選擇信號309中選擇了除以2時，并在邏輯1被輸入到時鐘縮短定時信號402或時鐘延長定時信號403時，該電路將與門523的輸出反向。2輸入選擇器518是一種選擇基礎時鐘303或是基礎時鐘303的反向信號的選擇器，其中選擇信號是與門523的輸出。與門524是一種門，用于在D型觸發器514的輸出為邏輯1期間，將數據傳送檢測時鐘305作為一個計數時鐘輸出到n階連接的T型觸發器517。被輸入到與門524的時鐘延長定時信號403的反向信號作為由與門524輸出的時鐘的屏蔽信號。n階連接的T型觸發器517是具有計數時鐘的分頻器功能的電路，而n輸入選擇器519是這樣一種電路，它根據輸入到n輸入選擇器519中的分頻比選擇信號309，用來對n階連接的T型觸發器517中的每個觸發器的輸出進行選擇，并輸出接收數據移位時鐘306。如果D型觸發器514輸出邏輯1，則允許接收比特數計數器520進行操作，它通過計算接收數據移位時鐘306的數目，而檢測傳輸是否已完成，并輸出接收停止信號307和時鐘分頻器/校正器電路202的內部復位信號。T型觸發器516和延遲電路525中的每一個都是用于在邏輯1被輸入到時鐘縮短定時信號402時，輸出一個短脈沖的電路。或門522是這樣一種門，它輸入了T型觸發器516的輸出，并輸入了由接收比特數計數器520輸出的內部復位脈沖，來自或門522的輸出作為n階連接的T型觸發器517中的每一個觸發器的初始化信號。
接下來，將參照圖5至圖7同時還有圖8至11的時序，對具有如上所述結構的本發明的數據傳輸設備的操作進行說明。在以下說明中，接收數據移位時鐘306中的每一個都是基礎時鐘303的1/2。即，當N=1時分頻比選擇信號309是有效的，并由n輸入選擇器506和519選擇N=1時的路徑。邏輯1被輸入到(N=1時的)與門523中分頻比選擇信號309的信號輸入端，由T型觸發器515輸出的2輸入選擇器518的選擇變為有效。
圖8顯示了當開始接收操作時的操作時序。相位檢測/核對電路201中的XNOR門507在數據傳送檢測時鐘305到達上升沿的時刻，對接收串行數據302和在D型觸發器501中所保持的前一狀態的接收串行數據302的邏輯電路進行比較，當它們不同時，同門507輸出一個為邏輯0的傳送檢測脈沖。或非門508接收這一傳送檢測脈沖，并輸出邏輯1，這樣，接收起始定時信號401就被輸出了。接收起始定時信號401被輸入到時鐘分頻器/校正器電路202的延遲電路513。該延遲電路513輸出邏輯1，則時鐘分頻器/校正電路202的內部進入運行狀態。由于時鐘分頻器/校正器202進入了運行狀態，與門524開始向n階連接的T型觸發器517輸送計數時鐘，接收數據移位時鐘306被輸出，因而數據傳輸電路101開始接收操作。
接收比特數計數器520開始對所接收的比特數進行計數，并向接收停止信號307輸出邏輯0。在相位檢測/核對電路201中，如果接收數據移位時鐘306被輸出，則接收起始定時信號401被初始化，如果接收停止信號307變為邏輯0，則或非門508的輸出固定為邏輯0，而且停止了前端比特的檢測功能。
圖9顯示了在沒有產生接收數據移位時鐘的校正時的一種接收操作時序。如圖9所示，當在數據變化期望部分中產生了數據變化時，如果接收數據移位時鐘306以及相位核對時鐘308中的每一個都是邏輯1，則會產生由相位檢測/核對電路201中的同門507輸出的傳送檢測脈沖。這就是說，對于相位檢測/核對電路201中的與門510，它判斷出接收數據移位時鐘306為邏輯0，并在相位核對時鐘308為邏輯1的部分中不產生數據變化，在與門511中，它判斷出在接收數據移位時鐘306為邏輯1的部分不產生數據變化，并且相位核對時鐘308為邏輯0。這樣，在任何情況下都不會輸出邏輯1，也不會產生時鐘縮短定時信號402和時鐘延長定時信號403。因此，在時鐘分頻器/校正器電路202中沒有執行對接收數據移位時鐘306的校正，時鐘分頻器/校正器電路202僅僅對基礎時鐘303進行分頻，以輸出接收數據移位時鐘306，并將其提供給數據傳輸電路101。
圖10顯示了當產生了用來縮短接收數據移位時鐘的校正時的操作時序。如圖10所示，在接收數據移位時鐘306為邏輯1并且相位核對時鐘308為邏輯0的時期，如果產生了由時鐘分頻器/校正器電路202中的同門507所輸出的傳輸檢測脈沖，則相位檢測/核對電路201中與門510將其作為數據變化期望部分之前的一個傳送來檢測，并輸出邏輯1。憑借這一輸出，在相位檢測/核對電路201中的T型觸發器504的輸出變為邏輯1，并且時鐘縮短定時信號402被輸出。接下來，通過時鐘分頻器/校正器電路202中的或門521，將時鐘縮短定時信號402輸入到T型觸發器515，而且T型觸發器515的輸出變為邏輯1。通過與門523，T型觸發器515的輸出被輸入到2輸入選擇器518，而由該2輸入選擇器518所選的n階連接的T型觸發器517的計數時鐘變為基礎時鐘303的反向時鐘。做完上述操作之后，所產生的對n階連接的T型觸發器517的總計數要早1/2個基礎時鐘303的周期，即要早1/4個接收數據移位時鐘306的周期，結果，接收數據移位時鐘306被向縮短的方向校正。通過對用來縮短接收數據移位時鐘306的校正，接收串行數據302的下一個數據變化點趨向接收數據移位時鐘306和相位核對時鐘308餓邏輯均為1的部分，即趨向數據變化期望部分。在數據變化檢測時鐘305、接收數據移位時鐘306以及相位核對時鐘308全都為邏輯0期間，由相位檢測/核時電路201中的與非門512所產生的初始化信號將時鐘縮短定時信號402清為邏輯0。
圖11顯示出當產生了用來延長接收數據時鐘的校正時的操作時序。如圖11所示，當在接收數據移位時鐘306為邏輯0而且相位核對時鐘308為邏輯1期間，產生了由時鐘分頻器/校正器電路202中的XNOR門507所輸出的變化檢測脈沖時，在相位檢測/核對電路201中的與門511將其作為數據變化期望部分之后的一個變化來檢測，并輸出邏輯1。憑借這一輸出，在相位檢測/核對電路201中的T型觸發器505的輸出變為邏輯1，并且時鐘延長定時信號403被輸出。接下來，通過時鐘分頻器/校正器電路202中的或門521，時鐘延長定時信號403被輸入到T型觸發器515，且T型觸發器515的輸出變邏輯1。通過與門523，T型觸發器515的的輸出被輸入到2輸入選擇器518，而且由該2輸入選擇器518所選擇的n階連接的T型觸發器517的計數時鐘變為基礎時鐘303的反向時鐘。時鐘延長信號403被反向，并輸入到與門524，并在時鐘延長定時信號403為邏輯1的區間屏蔽計數時鐘輸出的輸出。由此，對n階連接的T型觸發器517的總計數被暫停了1/2個基礎時鐘303的周期，即1/4個接收數據移位時鐘306的周期，結果，接收數據移位時鐘306被向著延長的方向修正。通過對用來延長接收數據移位時鐘306的校正，接收串行數據302上的下一個數據變化點趨向接收數據移位時鐘306和相位核對時鐘308均為邏輯1的部分，即趨向數據變比期望部分。在數據變化檢測時鐘305、接收數據移位時鐘306和相位核對時鐘308均為邏輯0期間，由相位檢測/核對電路201中的與非門512所產生的一個初始化信號，將時鐘延長定時信號403清為邏輯0。
當選擇1/4(N=2到n)個或更大一些的基礎時鐘303，作為接收數據移位時鐘306的速率時，邏輯0被輸入到與門523中的分頻比選擇信號(N=1)的信號輸入端，并且由T型觸發器515所輸出的2輸入選擇器518的選擇是無效的。當選擇1/8(N=3到n)個或更大一些的基礎時鐘303，作為接收數據移位時鐘306的速率時，相位檢測/核對電路201中的或非門509檢測接收數據移位時鐘306和相位核對時鐘308均為邏輯0的這樣一段時間，并用(n-2)階連接的D型觸發器502對這一時間段進行計數，以延遲n輸入選擇器506的輸出為邏輯1的時序，由此，時鐘縮短定時信號402和時鐘延長定時信號403中的每一個的脈沖寬度都被延長了。在本發明中，這種功能能實現在圖10中和圖11中一模一樣的校正時序，并都與接收數據移位時鐘306無關。
接下來，將參照圖12以及圖13中的接收時鐘分頻器/校正器電路204中的方框圖原理電路圖對本發明的第二實施例進行說明。在第二實施例的數據傳輸設備中，由第二接收時鐘分頻器/校正器電路204代替了接收時鐘分頻器/校正器。如圖13所示，在第二接收時鐘分頻器/校正器電路204中，n階連接的T型觸發器517、n階連接的T型觸發器526、n輸入選擇519和n輸入選擇器527被彼此平行放置，一個第二延遲電路205被合并在第二接收時鐘分頻器/校正器電路204中。第二延遲電路205是一個將或門522和與門524中的每一個都延遲1/4個傳輸速率的雙系統延遲電路，并將其輸出提供給n階連接的T型觸發器526，用于產生相位核對時鐘308。
由第二延遲電路205、n階連接的T型觸發器526和n輸入選擇器527的功能，將接收數據移位時鐘306延遲1/4個傳輸速率而得到的時鐘總是被輸出到相位核對時鐘308。與時鐘輸出相似，也是通過將接收數據移位時鐘306延遲1/4個傳輸速率，以及在此之后，通過使用與接收數據移位時鐘306相同的方法對相位核對時鐘308的時鐘進行校正，而實現了對相位核對時鐘308的校正。由第二接收時鐘分頻器/校正器電路204輸出的接收數據移位時鐘306和相位核對時鐘308不通過其它電路，而是被直接輸入到相位檢測/核對電路201。相位檢測/核對電路201中的接收串行數據302的接收數據傳送點的相位核對功能、接收數據移位時鐘306和相位核對時鐘308以及操作時序與第一實施例中的部分相同。
在第二實施例中，由于在接收數據移位時鐘306和相位核對時鐘308之間不存在電路，送到相位檢測/核對電路201的兩種時鐘的傳輸延遲之間的差變小了。結果，正如第一實施例中所做的比較，其影響是可確保數據傳送期望部分更穩定，并可增強相位核對的精確性。
如上所述，依據本發明的數據傳輸設備，當核對接收數據移位時鐘和接收數據的傳送點時，數據傳送期望部分由接收數據移位時鐘以及由該接收數據移位時鐘所產生的相位核對時鐘的邏輯電平來確定，這一部分和接收傳送點被核對。因而，有可能校正接收數據移位時鐘，而與該接收數據移位時鐘的傳輸速率無關，因此，可實現正常的數據接收操作，還可實現正常的數據校正和加速的數據傳輸。
權利要求
1．一種數據傳輸設備，包括一種外部接口電路，用于向所述數據傳輸設備輸出由該數據傳輸設備外部輸入的作為接收數據的數據，并用于將來自所述數據傳輸設備的傳輸數據輸出到該數據傳輸設備的外部；一種傳輸電路，用于與一個移位時鐘同步而輸出所述輸入傳輸數據，并用于與所述移位時鐘同步而存儲所述輸入接收數據；一個延遲電路，用于延遲輸入接收移位時鐘，并用于將其作為一個相位核對時鐘而輸出；一個相位檢測/核對電路，用于根據所述輸入接收數據移位時鐘和所述相位核對時鐘的邏輯電平，來確定所述接收數據的變化期望部分，以便能核對所述接收數據移位時鐘的相位和所述輸入接收數據的變化點，在所述接收數據變化點要比所述接收數據移位時鐘的所述相位早時，所述相位檢測/核對電路檢測發現有必要縮短所述接收數據移位時鐘，并輸出一個時鐘縮短定時信號，而在所述接收數據變化點比所述接收數據移位時鐘的所述相位要慢時，所述相位檢測/核對電路發現有必要延長所述接收數據移位時鐘，并輸出一個時鐘延長定時信號；一個接收時鐘分頻器/校正器電路，用于對來自所述數據傳輸設備外部的基礎時鐘進行分頻，并輸出所述接收數據移位時鐘，例如，當輸入一個時鐘縮短定時信號時，所述接收時鐘分頻器/校正器電路執行校正，以便能縮短所述接收數據移位時鐘，并將其輸出，而例如在輸入一個時鐘延長定時信號時，所述接收時鐘分頻器/校正器電路執行校正，以便能延長所述椄收數據移位時鐘，并將其輸出以及一個傳輸時鐘分頻器電路，用于對輸入到所述數據傳輸設備的所述基礎時鐘進行分頻，并用于輸出一個傳輸數據移位時鐘，其中時鐘的校正與數據傳輸速率無關。
2．依據權利要求1的一種數據傳輸設備，其特征在于所述相位檢測/核對電路核對通過所述外部接口電路由外部輸入的接收串行數據的相位、由所述時鐘分頻器/校正器電路輸出的所述接收數據移位時鐘的相位，以及相位核對時鐘的相位，該相位核對時鐘是通過使用所述延遲電路，而將所述接收數據移位時鐘延遲1/4個所述的接收數據移位時鐘，從而得到的，如果檢測到能夠在所述數據傳輸電路中產生一個接收誤差的相位差，則輸出所述時鐘縮短定時信號或所述時鐘延長定時信號。
3．依據權利要求1的一種數據傳輸設備，其特征在于通過向所述時鐘縮短定時信號輸入一個脈沖，所述接收時鐘分頻器/校正器電路執行校正，以便能縮短所述接收數據移位時鐘，以及通過向所述時鐘延長定時信號輸入一個脈沖，以便能延長所述接收數據移位時鐘。
4．依據權利要求1的一種數據傳輸設備，其特征在于所述延遲電路根據輸入到該延遲電路的分頻比選擇信號，而識別出傳輸速率，并將所述接收數據位移時鐘延遲1/4個所述傳輸速率的速率，并將該延遲的時鐘當作一個相位核對信號輸出。
5．依據權利要求1的一種數據傳輸設備，其特征在于所述接收時鐘分頻器/校正器電路包括一組n階連接的T型觸發器；另一組n階連接的T型觸發器，它與前一組n階連接的T型觸發器相互平行；與所述n階連接的T型觸發器相連的一個n輸入選擇器；與所述n階連接的T型觸發器相連的另一個n輸入選擇器；以及一個雙數據傳輸設備延遲電路，用于將一個或門和一個與門的輸出延遲1/4個傳輸速率的速率，并將該延遲的輸出提供給所述n階連接的T型觸發器，以用來產生一個相位核對時鐘。
全文摘要
一個相位檢測/核對電路核對通過一個外部接口電路輸入的接收串行數據的相位、由時鐘分頻器/校正器電路輸出的接收數據移位時鐘的相位、將接收數據移位時鐘延遲1/4個接收數據移位時鐘的周期而得到相位核對時鐘的相位。對于相位核對,如果檢測到能在數據傳輸電路中產生接收誤差的相位誤差,則輸出時鐘縮短或延長定時信號。例如,當分別輸入了時鐘縮短或延長定時信號時,接收時鐘分頻器/校正器電路執行校正,以便能縮短或延長所述接收數據移位時鐘。結果,數據傳輸電路中的接收操作總能保持正常。
文檔編號H04L7/04GK1236239SQ9910585
公開日1999年11月24日 申請日期1999年3月23日 優先權日1998年3月23日
發明者福田和久 申請人:日本電氣株式會社