專利名稱：一種從同步數字傳送體系中恢復e3/t3支路信號的裝置及方法
技術領域：
本發明涉及一種從同步數字傳送體系中恢復E3/T3支路信號的裝置及方法。尤其涉及一種從同步數字傳送體系接收帶有間隔的信息數據，恢復出小抖動、無間隔的E3/T3支路信號的裝置及方法。
背景技術：
隨著信息技術的發展和人們對通訊帶寬的巨大需求，通訊網絡已經從模擬網絡向數字網絡轉變，光纖技術的發展大大推動了數字通訊技術的發展，滿足人們對通訊帶寬的需求。光纖通訊提供了低成本、高速的信息服務，迅速代替了傳統的銅纜通訊。為適應光纖技術的發展，統一各通訊廠商的產品，實現傳輸信息的互通，國際電聯制定了SDH體系(同步數字體系)的通訊標準。SDH體系的幀信息結構有豐富的開銷字節，方便信息的傳輸和網絡管理，統一的接口參數能使不同廠商的設備一起組網工作，實現地域甚至全球的通訊網絡互通，這些優點使得以SDH為基礎的傳輸網成為光通訊網建設的主導方向。
但新的網絡是在原有的網絡基礎上建設起來的，新的SDH網絡需要兼容以前的PDH結構網絡，滿足信息從SDH體系結構到PDH體系結構之間的傳輸，實現通訊信息可以穿越不同的通訊網絡結構。當SDH網絡和原有的PDH網絡同時存在，低速信號需要穿過SDH體系傳輸時，應用于PDH體系中低速信號到高速信號的簡單復用方式無法采用。實現不同體系幀的復用必須采用不同的復用方式。
對于E3(34.368Mbit/s±20PPMbit/s)或T3(44.736Mbit/s±20PPMbit/s)實現到SDH幀結構的復用傳輸，需要經過塞入調節位和固定塞入位，加上通道開銷字節，復用到SDH幀結構中去；同樣當信號從SDH幀結構到PDH結構的解復用時，需要解復用出虛容器信號，去掉開銷字節、固定塞入字節和調節字節，恢復出E3或T3信號，同時從間隙的E3或T3信號中提取出時鐘信號。解復用電路是實現信號從SDH幀結構到PDH結構傳輸的關鍵電路，關系到信號穿過不同體系時時鐘的同步信息和抖動(jitter)指標。
對于低速信號(E1/T1/E2/T2)的解復用，通常采用對高于恢復時鐘幾十倍的高速時鐘采用不同比例分頻的辦法提取時鐘信號，如(美國專利Numble5297180 DateMar。22。1994 Titledigital clockdejitter circuits for degenerating clock signals with minimaljitter和美國專利Numble5289507 DateFeb。22。1994 Titleclock dejitter circuits for regenerating jittered clock signals)。這種方法只適合于恢復時鐘頻率比較低(＜30Mbit/s IIz)的情況，而對于恢復時鐘頻率很高的高速信號，無法提供更高的高速時鐘源，因此實現高速支路信號解復用成為光通訊產品專用集成電路設計的核心和難點，同時在高速信號解復用中減小恢復后的時鐘抖動問題也是電路設計需要解決的問題。
高速信號的恢復在實現上拋棄了分頻的思想，而改用壓控振蕩器來實現時鐘的恢復。將從泄露的數據流中提取時鐘信息，變為直流電壓信號，控制壓控振蕩器輸出時鐘信號。如美國專利Numble5052025 DateSeptember 24，1991 TitleSynchronous digital signal toasynchronous digital signal desynchronizer美國專利Numble5157655 DateOctober 20，1992 TitleApparatus forgenerating a DS-3 signal from the data component of an STS-1 payloadsignal等。但這些專利實現上有一些技術上難點，恢復出的抖動值大，不易滿足抖動指標要求。具體缺點有1、泄露設計需要高速時鐘(大于字節時鐘19.44Mbit/s)來實現泄露，不利于設備系統設計；2、單極FIFO結構，將泄露和時鐘恢復在一體實現，減小了鎖相環的跟蹤速度，也需要鎖相環有大的帶寬，同時抖動也很大。3、自適應方法用硬件實現，預算的時間短，估算也不甚準確。4、在同名專利中，對指針和調整機會位的調整統一采用同樣的泄露間隔控制，不能滿足指針和位調節速率不同時的需要。在指針和調整機會位的速率不同時，需要不同的泄露率間隔來控制泄露。當采用同一個泄露間隔控制時，為了避免泄露不及時，只能采用兩個泄露間隔中最小的一個，對于另一個會帶來的抖動。尤其是在大的信號頻偏下，只能采用小的泄露間隔，這是指針調節帶來的其中8個信息比特在小的泄露間隔上泄露，小的泄露間隔無法對指針進行泄露控制，帶來大的信號抖動。5.同名專利沒有解決泄露率計算值滯后指針調節的問題，出現泄露率不正確導致抖動過大或信號中斷的問題。

發明內容
本發明的目的是提供一種從同步數字傳送體系中恢復E3/T3支路信號的裝置及方法。解決現有技術中從同步數字傳送體系信號中恢復出E3/T3支路信號時，需要輸入高速時鐘信號的技術問題。
進一步地，本發明涉及解決從同步數字傳送體系信號中恢復出E3/T3支路信號時，不能對隨機位調節進行泄露控制的技術問題。
進一步地，本發明涉及解決從同步數字傳送體系信號中恢復出E3/T3支路信號時，采用單極先入先出(FIFO)緩存器結構，恢復出的信號抖動較大的技術問題。
進一步地，本發明涉及解決隨機調節位和指針調節位產生原理不同，導致抖動規律不同，在統一泄露處理時相互影響，所帶來結合抖動大的技術問題。
進一步地，本發明涉及解決泄露計算值滯后于指針調節的當前值，泄露計算值不準確帶了的抖動問題，以及泄露值計算值滯后帶來的信號中斷問題。
本發明是這樣實現的一種從同步數字傳送體系中恢復E3/T3支路信號的裝置，其特征在于該裝置包括字節數據合成電路，用于接收同步數字傳送體系的信號，產生帶大間隔8位字節的數據信息；低速時鐘產生電路，用于產生低速時鐘信號，所述時鐘信號的速率低于同步E3或T3支路信號對應時鐘信號的速率；
鎖相環電路，與低速時鐘產生電路相連接，用于對接收的所述低速時鐘信號進行速率轉換和相位跟蹤，產生與E3/T3支路信號速率相同的時鐘信號；第一級先入先出緩存電路，與低速時鐘產生電路、字節數據合成電路相連接，用于在所述低速時鐘信號控制下存儲所述帶大間隔的8位字節數據信息；緩存器讀取控制電路，與第一級先入先出緩存電路、低速時鐘產生電路、鎖相環電路和字節數據合成電路相連接，用于產生一個周期可變的時鐘信號來控制第一級先入先出緩存電路所存儲的所述帶大間隔的8位字節數據信息的讀出，所讀出的數據是帶小間隔的8位字節數據信息，所述周期可變的時鐘信號是基于對所述帶大間隔的8位字節數據信息存在的指針調整和位調整的統計數值而產生的包含7、8或9個所述鎖相環電路產生的時鐘信號的時鐘周期的時鐘信號；第二級先入先出緩存電路，與第一級先入先出緩存電路相連接，用于根據所述周期可變的時鐘信號存儲第一級先入先出緩存電路讀出的帶小間隔的8位字節數據信息；緩存器空滿測量電路，與緩存器讀取控制電路、第二級先入先出緩存電路和壓控振蕩電路相連接，用于接收所述周期可變的時鐘信號和壓控振蕩電路產生的E3/T3支路信號對應的時鐘信號，產生一個顯示第二級先入先出緩存電路空滿狀態的電壓指示信號；壓控振蕩電路，與緩存器空滿測量電路相連接，用于接收緩存器空滿測量電路產生的空滿狀態的電壓指示信號，產生與E3/T3支路信號對應的時鐘信號，所述產生與E3/T3支路信號對應的時鐘信號控制第二級先入先出緩存電路產生無間隔的E3/T3支路信號。
一種從同步數字傳送體系中恢復E3/T3支路信號的方法，包括如下步驟第一步實現字節合成，將接收到的有效數據位進行累計，累加合成一個完整的8位字節結構；第二步實現時鐘降頻功能，將輸入/時鐘轉變為低速的時鐘信號；第三步產生支路時鐘信號，將低速時鐘信號進行轉換，轉換成相應的支路時鐘信號，該支路時鐘信號和輸入時鐘、低速時鐘信號保持固定的相位，時鐘頻率是輸入時鐘對應的支路時鐘頻率；第四步第一級數據緩存，將合成的完成字節信號緩存到第一級FIFO中，同時根據泄露率將緩存的數據讀出；第五步根據指針變化情況和隨機位調節情況，產生相應的泄露率控制，根據泄露率來進行支路時鐘信號分頻；第六步時鐘恢復，將分頻后的支路時鐘信號給壓控振蕩器，恢復出平滑的支路時鐘信號，由該時鐘讀出緩存器中的數據；第七步第二級數據緩存，將從第一級FIFO中讀出的數據緩存到第二級FIFO中，同時由恢復出來的時鐘將緩存的數據讀出。
所述第二步中的輸入時鐘為高速時鐘時，直接進行分頻，得到低速時鐘，在低速時鐘領域處理信號。
采用本發明的技術方案，在從同步數字傳送體系信號中恢復出E3/T3支路信號時，只要求輸入低速時鐘，省略了對高速時鐘的要求(如155Mbit/s時鐘)，簡化了電路設計，根據位調節和指針調節產生的原因不同，采用不同泄露控制電路，減少統一泄露時相互影響。另一方面，由于采取了兩級先入先出的緩存控制電路，將泄露控制和時鐘去抖動電路分開，提高了時鐘恢復電路的跟蹤速度和帶寬，使恢復出的時鐘信號的抖動大大減少。


附圖1是SDH體系中STM-1等級信號的AU-4結構示意圖；附圖2是SDH體系中STM-1等級信號的AU-3結構示意圖；附圖3是SDH系統中的T3信號子幀對應的幀結構示意圖；附圖4是SDH系統中的E3信號子幀對應的幀結構示意圖；附圖5是SDH系統中的E3信號子幀中一行對應的幀結構示意圖；附圖6是本發明的電路結構原理圖；附圖7是附圖6的緩存器讀取控制電路的原理圖；附圖8是附圖6中的緩存器空滿測量電路和第二級先入先出緩存電路的原理圖。
具體實施例方式
下面將結合附圖，對本發明作詳細說明SDH同步數字傳送體系的STM-1等級相應的幀結構采用9行*270列字節幀結構，時隙采用字節間插方式組成幀結構，在附圖1中給出幀結構示意圖，其中在一幀中，幀機構的前9列是段開銷字節POH和指針字節，其中的1-3行是再生段開銷RSOH、5-9行是復用段開銷MSOH、第4行是指針字節，余下信息字節A、B、C的是信息凈負荷區域，在AU4-TUG3方式中，E3或T3信號組成3個虛容器VC3，加上指針字節組成TUG3，復用進STM-1幀結構中。在SDH的STM-1對應的AU3方式下的幀結構，在附圖2中，E3或T3支路信號組成的VC3中插入兩列固定塞入，加上AU3指針直接塞入STM-1幀結構中。E3或T3信號中插入固定塞入位、機會調節位和機會調節控制位組成子幀，子幀加上開銷字節組成C3。虛容器VC3由9行85列組成，第一列是通道開銷字節(POH)，剩余84列是C3容器信息，可以是E3或T3(DS3)信息結構的凈負荷。T3信息每行組成為一子幀，9個子幀組成C3容器信息。在T3信息子幀中有43個固定塞入位，5個塞入控制位，1個調整機會位，2個通信開銷位，其余的是621個信息位，每一位即一比特。5個塞入控制位控制調整機會位是固定塞入還是信息位，以實現信息速率的調整。從SDH幀結構中解復用出VC3，取掉VC3的通道開銷字節POH，固定塞入位、塞入控制位、通信開銷位后，得到T3信號，從帶有大量間隔的T3信號中提取相應的T3時鐘信號(44.736Mbit/s±20PPMbit/s)，消除因指針調整和固定塞入帶來的信號抖動，完全實現T3支路信號(PDH體系信息結構)的恢復，這樣帶間隔和調整的信號完全轉變為滿足要求的無間隔、小抖動的T3信號和T3時鐘信號(44.736Mbit/s±20PPMbit/s)。
附圖3表示一個在SDH系統中的T3子幀的典型幀結構，一行86個字節(附圖3、4和5中下方的數字0、1、2……60、86表示對應的字節序號)，POH是通道開銷字節，3-86列的84字節的凈負荷中有621位信息比特、43個固定塞入比特R、2個0比特、5個塞入控制比特C和1個調整機會比特S。對于E3，子幀中有1431位信息比特、573個固定塞入比特、10個調整控制比特和2個調整機會比特。對E3信息，每3行組成一個子幀，3個子幀組成C3.每個子幀有兩套5個塞入控制位(共10位)，2個塞入機會位，573個固定塞入位，1431個信息位，其中5個塞入控制位控制調整機會位是固定塞入還是信息位，以實現信息速率的調整。從SDH信息結構中解復用出VC4，取掉VC上的開銷字節、指針字節和固定塞入字節，再取掉VC3的通道開銷字節POH，固定塞入字節、塞入控制位、通訊開銷位，得到E3信號，從有大量間隔的E3支路信號中提取相應E3時鐘信號(34.368Mbit/s±20PPMbit/s)，消除指針調整和固定塞入帶來的信號抖動，實現E3信號的恢復，這樣帶間隔和指針調整的信號完全轉變為無間隔、小抖動的E3信號(34.368Mbit/s±20PPMbit/s)。
附圖6、附圖7和附圖8，給出本發明所述裝置的一個
具體實施例方式字節數據合成電路100從同步數字體系(SDH)接收信號，從相應的子幀上取出帶間隔的凈負荷信息數據，拼湊成8位的字節數據DIN[7:0]，DIN[7:0]在數據總線上8位并行輸出，該電路同時輸出的還有指示信號PL，用來指出數據總線DIN[7:0]上的數據是否是有效的凈負荷信息字節。在每幀幀頭FRAME指示位置，是一幀信號的開始位置，這時指示信號PL始終是無效，數據總線DIN上高電平的數目表示上幀數據不足一個字節數而剩余的位數。在其他時刻并且指示信號PL有效的情況下，數據總線DIN上的數據是有效的信息比特。數據總線上形成的信息數據DIN[7:0]是帶大間隔的數據，由低速時鐘產生電路800產生的時鐘信號CLKIN將數據DIN[7:0]采樣進第一級先入先出緩存電路200中，指示信號PL指出數據總線DIN[7:0]上的數據是否是有效信息字節。其中時鐘信號CLKIN的速率要比準同步E3或T3支路信號對應的時鐘信號的速率要低，如STM-1等級155.520Mbit/s時鐘的16分頻、8分頻、4分頻以及2分頻對應的低速時鐘頻率，當然也包括當SDH信號是STM-0等級時，所述輸入的時鐘信號CLKIN為51.840Mbit/s時鐘的16分頻、8分頻、4分頻以及2分頻對應的低速時鐘頻率。
在本實施方式中選取時鐘信號CLKIN的速率大小為19.440Mbits/S(155.520Mbit/s時鐘的8分頻對應的時鐘頻率)。對E3信號，在沒有指針調整和位調節的條件下，頻率為34.368Mbit/s的信號在125us的幀周期中，指示信號PL出現537次。對T3信號，在沒有指針調整和位調節的條件下，頻率為44.736Mbit/s的信號在125us的幀周期中，指示信號PL出現699次。
在附圖6中，給出本發明的電路結構原理圖。圖中包括兩級先入先出(FIFO)緩存電路，分別為200和300。第一級先入先出緩存電路200由時鐘信號CLKIN(19.440Mbit/s的時鐘)和指示信號PL將數據總線DIN[7:0]上的數據寫入先入先出緩存器(FIFO)中，并由緩存器讀取控制電路400中的分頻電路27輸出的時鐘信號CLKDIV將數據DI[7:0]讀出第一級先入先出緩存電路200，寫入第二級先入先出緩存電路300。從第二級先入先出緩存電路300中的讀地址信號發生電路41和寫地址信號發生電路40在具有先入先出(FIFO)特性的字節先入先出存儲器51復位后賦新值，新的讀寫地址間距最大。
在本實施例中空滿率為50％，當然也可以取其他值。在讀、寫時鐘信號CLK_POUT、CLKDIV控制下，地址加1增長，達到最大值后下一值為零。本實施例中，對讀、寫地址采用格林碼處理(當然不排除用其他由0和1構成的碼型)，讀寫地址比較器50通過對輸入讀寫地址的值進行比較，測量出字節先入先出存儲器51的空滿狀況，給出滿指示信號、空指示信號或溢出指示信號。空滿指示信號表示字節先入先出存儲器51的空滿趨向，溢出狀態表示讀、寫地址相同。對異步的先入先出性質的字節先入先出存儲器51，讀、寫地址相同是瞬態的，因此采用握手控制信號，實現異步字節先入先出存儲器51的讀、寫地址同步復位。
第二級先入先出緩存電路300在由緩存器讀取控制電路400中的分頻電路27輸出的時鐘信號CLKDIV控制下將數據DI[7:0]寫入字節先入先出存儲器51中，在時鐘CLK_POUT控制下將數據字節從先入先出存儲器51讀出。寫入地址的值由寫地址信號發生電路40根據時鐘CLKDIV產生，讀出地址由讀地址信號發生電路41根據時鐘CLK_POUT產生。
鎖相環電路600實現時鐘信號的轉變和相位跟蹤，將輸入的時鐘信號CLKIN(19.44Mbit/s)轉變為速率為34.368Mbit/s或44.736Mbit/s的時鐘信號。當時鐘信號CLKIN發生頻率偏移時，鎖相后的時鐘也跟著偏移，鎖相后輸出的時鐘信號CLK_PLL輸入到緩存器讀取控制電路400中。緩存器讀取控制電路400對輸入信息數據計算，產生泄露控制信號。緩存器讀取控制電路400中的分頻電路27對鎖相電路輸出的時鐘信號CLKPLL分頻，生成分頻時鐘CLKDIV，實現指針泄露功能。
圖7是緩存器讀取控制電路400的詳細原理圖計數器20對輸入指示信號PL計數，在幀頭信號FRAME出現時，計數器20復位為零，此后當數據為有效信號，也就是根據指示信號PL，計數器20開始累加有效信號數據的個數，將每幀中計數的結果送給比較器21，和期望值(數值537對應E3或699對應T3)進行比較，比較的結果輸出到累加器22中累加。同時累加器22根據位調節指示信號，減去位調節的數目。在沒有指針調節的情況下，計數器20累計的值為537或699。當出現指針調節和位調節時，累加的結果大于537或699，表示存在指針負調節或位負調節，比較器21給出差值和負調節指示信號，而當出現指針調節和位調節時，累計的結果小于537或699，表示存在指針正調節或位正調節，比較器給出差值和正調節指示信號。比較器21在每幀信號計數結束時進行比較，給出比較結果。比較結果輸出到累加器22，累加器22累加每幀的比較器21的比較結果，同時減去位調節的數據，累加的結果表示指針調節帶來的位數目，也就是指針調節泄露的位數據。累加器22同時根據指針泄露率控制電路23的泄露指示信號進行減1操作，減去已經泄露掉的位數。累加器22給出指針調整狀態指示信號正指針調整、負指針調整或沒有指針調整。指針調整狀態指示信號用POIN_ADD和POIN_DEC表示POIN_ADD表示有正指針調整，POIN_DEC表示有負指針調整，兩者值相同時表示沒有指針調整。(也可以通過其他方法計算因為指針調節帶來的位數)。
和指針泄露方式相同，根據隨機位調節信號S_ADD和S_DEN，累加位調節的數據，通過位調節泄露率控制電路28泄露位調節帶來的位數。
同時對根據第一級FIFO將要空和將要滿的指示信號NEAR_EMPTY和NEAR_FULL，累加第一級FIFO將要空和將要滿出現的幀數，進行FIFO空滿保護和消除泄露率計算滯后指針調節帶來的影響，避免信號中斷。FIFO將要空滿狀態的累計可以每幀內檢測一次是否出現將要空滿的狀態，也可以每固定間隔整數檢測一次。
泄露累加器24累加位泄露指示信號、FIFO保護泄露指示信號和指針泄露三種泄露的總結果，并給出當前應當泄露的泄露指示信號。位泄露前鎖存器25和位泄露后鎖存器26實現異步鎖存操作功能。
位泄露前鎖存器25在時鐘信號CLKIN(19.44Mbit/s)控制下鎖存累加器24輸出的泄露指示信號，每幀采樣一次指針調整狀態指示信號。指針泄露率控制電路23包含一個減1計數器，在幀頭信號FRAME出現時開始對泄露率LEAP_RATE減1操作，每幀減1，當減到零時，重新置輸入泄露率LEAP_RATE，并將采樣指針累加器22的累加結果指示信號POINTER_ADD和POINTER_DEC輸出給泄露累加器2 4，表示指針調節帶來的泄露，輸出給泄露累加器的信號一幀時間后清除。指針泄露率控制電路23只有在對泄露率率值LEAP_RATE減一操作，減到零時才采樣指針累加器22的結果，完成一次指針泄露，因此改變泄露率LEAP_RATE值的大小，可以改變泄露間隔，實現所需要的泄露率。泄露間隔率信號LEAP_RATE的值由后面敘述的泄露率估計電路實現(附圖中未有表示，也可以用其他方法保證連續兩次采樣泄露間隔是LEAP_RATE值表示的幀數)。
FIFO保護泄露的方法和指針泄露方法相同，也采用同一個泄露率控制值LEAP_RATE，在具體泄露實現上，泄露間隔是LEAP_RATE的整數倍，如8倍、16倍等。當采用8倍時，電路在保護FIFO空滿避免信號中斷上，檢測是否出現將要空、滿，以8倍的指針泄露間隔進行保護泄露。這樣既是外部電路計算的泄露率值有滯后現象(泄露率是指針調節前一段時間的平均值，滯后當前的指針調節情況)或計算不正確，也不會出現信號中斷的現象。允許泄露率計算值誤差為1/8＝12.5％。因為泄露率計算值總是滯后當前的指針調節，當泄露率小于當前的指針調節時，指針泄露快于指針調節，指針泄露時有時無，是不均勻的，帶來很大的抖動。當泄露率大于當前的指針調節時，指針泄露慢于指針調節，指針泄露來不及，出現信號中斷的現象。因為泄露率計算值總是滯后當前的指針調節，無法及時計算，為了避免信號中斷，設置的泄露率總是偏小，帶來大的抖動問題。FIFO保護泄露可以避免這個問題。在設置泄露率時可以比計算的值大，這樣指針泄露沒有泄露完而多于的位通過FIFO保護泄露完成。這樣始終保證指針泄露是均勻泄露，而FIFO泄露是不均勻的。雖然FIFO泄露的間隔是不均勻的，但因為FIFO泄露的間隔是指針泄露的幾倍數，帶來的抖動就遠小于指針泄露帶來抖動。這樣通過FIFO泄露保護，即避免了泄露率計算滯后可能帶來信號中斷的問題，又減小了指針泄露帶來的抖動問題。FIFO保護泄露間隔的倍數可以根據需要改變。
隨機位泄露電路28也可以采用和指針調節泄露相同的方法，也可以采用自適應調節的方法(根據S_BIT累加器的累加值的大小改變泄露間隔)。根據泄露要求也可以取消隨機位泄露控制電路28，隨機位直接進行泄露。
位泄露前鎖存器25鎖存泄露累加器24的結果，輸出指針調節指示中間信號ADDI和DECI。ADDI是POIN_DEC的采樣結果信號，表示在負調節的情況下，時鐘信號CLKDIV需要增加，增加一個單位的時鐘周期，即泄露一個負調節位。DECI是POIN_ADD信號的采樣結果，表示在正調節的情況下，時鐘信號CLKDIV需要減小，減少一個時鐘周期，即泄露一個正調節位。位泄露后鎖存器26在時鐘分頻電路27輸出的時鐘信號CLKDIV控制下鎖存位泄露前鎖存器25的輸出結果ADDI和DECI，同時在分頻電路27輸出的位泄露清除結束信號CLR的控制下異步清零，清除鎖存器的結果。位泄露后鎖存器26的輸出結果是ADD和DEC，控制分頻時鐘增加和減小一個(CLKPLL)時鐘周期，實現泄露一個位調整。ADD和DEC控制分頻電路27，改變分頻信號的分頻周期，輸出的時鐘信號CLKDIV相應地增加或縮短一個(CLKPLL)時鐘周期，時鐘信號CLKDIV是周期可變的信號，以此實現泄露功能。鎖相環電路600的輸出時鐘信號CLKPLL(34.368Mbit/s或44.736Mbit/s)是分頻電路27的輸入時鐘，分頻電路27對時鐘CLKPLL進行8分頻，輸出占空比是50％的時鐘信號CLK_DIV。分頻電路27輸出的時鐘信號CLKDIV，即高、低電平占4個CLKPLL時鐘周期。當出現泄露控制信號ADD有效時，輸出一個低電平占4個CLKPLL時鐘周期，高電平占3個CLKPLL時鐘周期的時鐘，即包含7個CLKPLL時鐘周期的時鐘信號CLKDIV。當出現泄露控制信號DEC有效時，輸出一個低電平占4個CLKPLL時鐘周期，高電平占5個CLKPLL時鐘周期的時鐘，即包含9個CLKPLL時鐘周期的時鐘信號CLKDIV。在有泄露控制信號ADD或DEC的分頻結束后，分頻電路27輸出一個泄露結束清零信號CLR，表示緩存器讀取控制電路400完成一次位泄露。泄露結束清零信號CLR清除位泄露前鎖存器25，并使泄露指示信號ADD和DEC復位。分頻電路27在沒有泄露控制信號下進行8分頻，并輸出占空比為50％的時鐘信號CLKDIV，包含8個CLKPLL時鐘周期的時鐘信號CLKDIV。
緩存器讀取控制電路400實現泄露控制的具體工作原理是計數器20對每幀中信息字節進行計數，計數結果輸出到比較器21和基準數據(沒有指針調整和位調整時的有效數據字節數目)進行比較，比較的結果表示出本幀信號中指針調節和位調節的數目。比較器21的比較結果直接送給累加器22，累加每幀中指針調節和位調節的個數。累加器22同時根據隨機位調節指示信號S_ADD和S_DEC減去隨機位調節的數目。根據前次幀頭信號來時總線DIN上的有效位數和幀結束時總線上的有效位數，計算出一幀中指針調節帶來的位數。每泄露一位，累加器減去泄露掉的一位。泄露控制電路根據累加器的累加結果進行泄露。FIFO保護泄露、隨機位泄露采用相同的方法。FIFO保護泄露的泄露間隔是指針泄露間隔N倍(可以是8、16等)。隨機位泄露也可以采用自適應泄露或直接泄露，不進行泄露控制。所有泄露的結果通過泄露累加器進行累加，累加結果送到位泄露前鎖存器25，鎖存器25鎖存(采樣)累加器24的累加結果。一次泄露結束后，根據位泄露清除結束信號CLR異步復位前鎖存器25的結果。位泄露前鎖存器25的鎖存結果送給位泄露后鎖存器26，位泄露后鎖存器26在分頻時鐘分頻電路27輸出的時鐘信號CLKDIV的控制下鎖存位泄露前鎖存器的鎖存結果。兩個鎖存器的時鐘是非同步，以實現異步控制信號的可靠傳遞。位泄露后鎖存器26的鎖存結果直接控制分頻電路27，使分頻后時鐘信號CLKDIV在時間上提前或滯后一個CLKPLL時鐘周期，通過所述時鐘信號CLKDIV控制第一級先入先出緩存電路200的對輸入的信息數據DIN[7:0]信號進行讀取，并輸出具有較小抖動的并行數據信號DI[7:0]。每實現一個位泄露后，分頻電路產生位泄露清除結束信號CLR，實現一個位的泄露。
第二級先入先出緩存電路300包含字節先入先出存儲器51，字節先入先出存儲器51是一個具有大字節深度的先進先出緩存器，在本實施方式中，所述存儲器是64字節深的先進先出緩存器。地址讀、寫信號分別由讀地址信號發生電路41和寫地址信號發生器電路40產生。從第一級先入先出緩存電路200中輸出的數據DI[7:0]在分頻時鐘電路27輸出的時鐘信號CLKDIV的控制下寫入字節先入先出存儲器51，由并行時鐘CLK_POUT從第二級先入先出緩存電路300中讀出并行數據D[7:0]，讀出的并行數據D[7:0]寫入并/串行數據轉換電路80，轉變成34.368Mbit/s(E3)或44.736Mbit/s(T3)串行信號DOUT并輸出。并/串行數據轉換電路80的輸入時鐘信號CLK_OUT來自壓控振蕩電路700，時鐘信號CLK_OUT經8分頻后產生并行時鐘CLK_POUT，提供給讀地址信號發生電路41和讀分頻計數器43。讀、寫地址產生電路41、40是6位計數器，寫地址信號發生電路40對寫入字節先入先出存儲器51的時鐘信號CLKDIV進行計數，產生寫地址信號。讀地址信號發生電路41對讀字節先入先出存儲器51的時鐘信號CLK_POUT計數，產生讀地址信號。在復位后讀寫地址信號發生電路41、40分別復位為00000和100000，讀寫地址之間距離最大，此后對各自對應的時鐘信號加1計數，計數滿后為000000，并繼續加1計數。讀、寫地址信號發送給字節先入先出存儲器51提供讀和寫的地址。同時對讀、寫的地址信號進行格林碼變換，變成格林碼地址信號。所述兩格林碼地址信號比較，當相同時產生異步復位信號。讀分頻計數器43和寫分頻計數器42是與讀、寫地址信號發生電路41、40相應也是6位的計數器，對字節先入先出存儲器51讀、寫時鐘信號CLKDIV、CLK_POUT進行計數，取所述讀、寫計數器的計數結果字節的最高有效位信號MSB1和MSB2作為讀寫時鐘的鑒相信號。寫計數器42復位后內容000000，讀計數器43復位后的內容為010000，鑒相信號MSB1和MSB2輸入異或門邏輯電路44，邏輯運算結果輸出給低通濾波電路45，低通濾波電路45是二階有源電路，具有大的時間常數，能消除高頻脈沖信號的波動和干擾，來滿足信號對抖動指標的要求。低通濾波電路45濾波后的輸出的電壓信號CTRL控制壓控振蕩電路700，使其輸出E3/T3對應的時鐘信號CLKOUT。
帶大間隔的數據信號DIN[7:0]，寫入第一級先入先出緩存電路200的緩存后，在緩存器讀取控制電路400輸出的分頻時鐘信號CLKDIV的控制下進行泄露，并輸出帶小間隔的數據流信號DI[7:0]。在沒有指針調整和位調整時的情況下，時鐘信號CLKDIV是沒有抖動、占空比為50％的均勻時鐘信號，這個時鐘信號將數據信號DI[7:0]從第一級先入先出緩存電路200讀出，以實現抖動消除操作，當有指針調整和位調整時，時鐘信號CLKDIV是占空比變化(相對于50％)的時鐘信號，時鐘信號CLKDIV帶有大的抖動。將時鐘信號CLKDIV和最終恢復出的E3/T3支路信號對應的時鐘信號CLKOUT分別輸入寫分頻計數器42和讀分頻計數器43，所述計數器的計數結果字節的最高有效位信號MSB1和MSB2的一比特信息表示兩個時鐘信號的相位關系，所述信號MSB1和MSB2經異或門邏輯電路44后輸出控制信號CLKCTRL。所述控制信號CLKCTRL的頻率是信號MSB1和MSB2的2倍，占空比隨時鐘信號CLKDIV和CLKOUT相位關系的變化而變化。當時鐘信號CLKDIV的占空比變化時，時鐘信號CLKDIV和CLKOUT相位關系也發生變化，控制信號CLKCTRL的占空比也相應隨之發生變化。二階低通濾波電路45將占空比變化的信號CLKCTRL濾波后，輸出直流信號CTRL控制壓控振蕩電路700，壓控振蕩電路700包含線性電壓控制振蕩器，在本實施方式中，控制電壓范圍在0.5-4.5V(但不限于此電壓范圍)。當輸入電壓在2.5V時，壓控振蕩電路700輸出控制中心頻率34.368Mbit/s或44.736Mbit/s的時鐘信號。當讀分頻計數器43和寫分頻計數器42復位后，計數器的值置為010000和000000，信號MSB1和SB2經異或門邏輯電路44邏輯運算后時鐘信號CLKCTRL 50是占空比為50％的時鐘信號，經低通濾波電路45濾波后輸出的電壓值是2.5V。2.5V電壓信號控制壓控振蕩電路700恢復出E3/T3對應的時鐘信號CLKOUT。當有正泄露時，時鐘信號CLKDIV滯后一個CLKPLL時鐘周期，相應地寫分頻計數器42的高位信號MSB1也滯后，經異或門邏輯電路44邏輯運算后的輸出信號CLKCTRL高電平部分變窄，低電平部分變寬，占空比變小，經低通濾波電路45濾波后的電壓信號CTRL將小于2.5V，壓控振蕩電路700恢復出的時鐘信號CLK_OUT的頻率變小，讀分頻計數器43的輸入時鐘信號CLK_POUT是時鐘信號CLK_OUT的8分頻輸出時，相應地讀分頻計數器43輸出的最高有效位MSB2也跟著變慢滯后，從而形成一個閉環系統。同樣當存在負泄露時，時鐘信號CLKDIV加快超前，時鐘信號CLKDIV的占空比大于50％，濾波后的控制電壓CLKCTRL大于2.5V，相應恢復出的時鐘CLKOUT也加快。
第二級先入先出緩存電路300的讀、寫地址由地址信號發生電路41、40產生，寫地址信號發生電路40對時鐘信號CLKDIV計數，讀地址信號發生電路41對時鐘信號CLK_POUT計數。地址信號除給字節先入先出存儲器51提供讀寫地址信號外，還進行格林碼變換，變換成格林碼后輸入到讀寫地址比較器50進行比較。當讀、寫地址信號相同時讀寫地址比較器50輸出異步復位信號，表明讀寫地址相同，字節先入先出存儲器51出現溢出。應用格林碼進行異步比較，每次時鐘變化時只有一位地址信號變化，可以避免兩個異步地址信號變化時，信號的瞬態不穩定帶來誤判問題。讀寫地址比較器50輸出的復位信號同時異步復位地址信號發生電路40、41和分頻計數器42、43，復位后所述電路相應的值分別為000000、100000、000000和010000，此時讀、寫地址之間的距離最大，字節先入先出存儲器51的空滿率程度為50％，同時計數器的最高有效位MSB1和MSB2的一比特信息經邏輯電路異或門邏輯電路44運算后輸出的控制時鐘信號CLKDIV的占空比正好是50％，時鐘信號CLKOUT的頻率位于E3/T3標準中心時鐘頻率。當由于為實現位泄露，時鐘信號CLKDIV相位頻率發生變化時，字節先入先出存儲器51的讀、寫地址也跟著發生變化，其空滿程度也發生變化。同時由讀分頻計數器43、寫分頻計數器42異或門邏輯電路44，低通濾波電路45和壓控振蕩電路700組成的閉環系統中控制變量也相應發生變化，以控制恢復時鐘信號CLK_OUT的頻率作相應的調節，以調節字節先入先出存儲器51的空滿程度，將空滿率調節到50％。當選擇的讀、寫分頻計數器42、43位數較大、低通濾波電路45的截止頻率較低、閉環系統的開環放大系數較小等情況下，實際上閉環系統的反應會很遲緩，調節過程在較大的時間范圍內完成，所恢復出的時鐘信號CLK_OUT抖動比較小。在泄露間隔均勻時，恢復出時鐘信號的抖動值減小很多，調節輸入泄露控制電路23的泄露間隔率LEAK_RATE，可以實現滿足抖動指標要求的E3/T3時鐘信號和數據流的輸出。泄露間隔率LEAK_RATE由一個單獨的泄露率估計電路提供，電路根據一段時間(如10秒)內指針調節和位調節的統計情況，預算、估計出以后調節的頻率，相應地給出泄露間隔率常數LEAK_RATE，并隨時更改泄露率常數，動態地跟蹤系統的調節情況。大容量(或深度)的具有先入先出(FIFO)特性的字節先入先出存儲器51可以更進一步減小恢復出時鐘信號的抖動值。
盡管參照實施方式對所公開的從同步數字傳送體系恢復出小抖動、無間隔的E3/T3支路信號的裝置進行了特別描述，本領域技術人員將能理解，在不偏離本發明范圍和精神的情況下，可以對它進行形式和細節的種種修改。因此，以上所建議的但不局限的修改都在本發明范圍之內。
權利要求
1.一種從同步數字傳送體系中恢復E3/T3支路信號的裝置，其特征在于該裝置包括字節數據合成電路，用于接收同步數字傳送體系的信號，產生帶大間隔8位字節的數據信息；低速時鐘產生電路，用于產生低速時鐘信號，所述時鐘信號的速率低于同步E3或T3支路信號對應時鐘信號的速率；鎖相環電路，與低速時鐘產生電路相連接，用于對接收的所述低速時鐘信號進行速率轉換和相位跟蹤，產生與E3/T3支路信號速率相同的時鐘信號；第一級先入先出緩存電路，與低速時鐘產生電路、字節數據合成電路相連接，用于在所述低速時鐘信號控制下存儲所述帶大間隔的8位字節數據信息；緩存器讀取控制電路，與第一級先入先出緩存電路、低速時鐘產生電路、鎖相環電路和字節數據合成電路相連接，用于產生一個周期可變的時鐘信號來控制第一級先入先出緩存電路所存儲的所述帶大間隔的8位字節數據信息的讀出，所讀出的數據是帶小間隔的8位字節數據信息，所述周期可變的時鐘信號是基于對所述帶大間隔的8位字節數據信息存在的指針調整和位調整的統計數值而產生的包含7、8或9個所述鎖相環電路產生的時鐘信號的時鐘周期的時鐘信號；第二級先入先出緩存電路，與第一級先入先出緩存電路相連接，用于根據所述周期可變的時鐘信號存儲第一級先入先出緩存電路讀出的帶小間隔的8位字節數據信息；緩存器空滿測量電路，與緩存器讀取控制電路、第二級先入先出緩存電路和壓控振蕩電路相連接，用于接收所述周期可變的時鐘信號和壓控振蕩電路產生的E3/T3支路信號對應的時鐘信號，產生一個顯示第二級先入先出緩存電路空滿狀態的電壓指示信號；壓控振蕩電路，與緩存器空滿測量電路相連接，用于接收緩存器空滿測量電路產生的空滿狀態的電壓指示信號，產生與E3/T3支路信號對應的時鐘信號，所述產生與E3/T3支路信號對應的時鐘信號控制第二級先入先出緩存電路產生無間隔的E3/T3支路信號。
2.如權利要求1所述從同步數字傳送體系中恢復E3/T3支路信號的裝置，其特征在于所述字節數據合成電路從同步數字體系接收信號，從相應的子幀上取出帶間隔的凈負荷信息數據，拼湊成8位的字節數據，在數據總線上8位并行輸出；所述字節數據合成電路同時輸出指示信號，用于指出數據總線上的數據是否是有效的凈負荷信息字節，在每幀幀頭FRAME指示信號無效，在其他時刻并且指示信號有效的情況下，數據總線上的信息數據是有效的信息比特；對E3信號，在沒有指針調整和位調節的條件下，頻率為34.368Mbit/s的信號在125us的幀周期中，指示信號出現537次；對T3信號，在沒有指針調整和位調節的條件下，頻率為44.736Mbit/s的信號在125us的幀周期中，指示信號出現699次；所述數據總線上的信息數據是帶大間隔的數據。
3.如權利要求1所述從同步數字傳送體系中恢復E3/T3支路信號的裝置，其特征在于所述鎖相環電路實現時鐘信號的轉變和相位跟蹤，將由低速時鐘產生電路輸入的時鐘信號轉變為速率為34.368Mbit/s或44.736Mbit/s的時鐘信號；當時鐘信號發生頻率偏移時，鎖相后的時鐘也跟著偏移，鎖相電路輸出的時鐘信號作為緩存器讀取控制電路中分頻電路的輸入，經分頻電路得到周期可變的時鐘信號。
4.如權利要求1所述從同步數字傳送體系中恢復E3/T3支路信號的裝置，其特征在于所述第一級先入先出緩存電路由低速時鐘信號將數據總線上的數據寫入先入先出緩存器中，由緩存器讀取控制電路中分頻電路輸出的周期可變時鐘信號將數據讀出第一級先入先出緩存電路，寫入第二級先入先出緩存電路；所述第二級先入先出緩存電路中的讀地址信號發生電路和寫地址信號發生電路在具有先入先出特性的字節先入先出存儲器復位后賦新值，新的讀寫地址間距最大，寫入地址由寫地址信號發生電路根據緩存器讀取控制電路中分頻電路輸出的周期可變時鐘信號產生，讀出地址由讀地址信號發生電路根據并行時鐘產生，地址加1增長，達到最大值后下一值為零，讀寫地址比較器通過對輸入讀寫地址的值進行比較，測量出字節先入先出存儲器的空滿狀況，給出滿指示信號、空指示信號或溢出指示信號，采用握手控制信號，實現異步字節先入先出存儲器的讀、寫地址同步復位；所述第二級先入先出緩存電路在由緩存器讀取控制電路中分頻電路輸出的周期可變時鐘信號控制下將數據寫入字節先入先出存儲器中，在并行時鐘控制下將數據字節先入先出存儲器從讀出，讀出的并行數據寫入并/串行數據轉換電路，轉變成34.368Mbit/s(E3)或44.736Mbit/s(T3)串行信號輸出，所述并/串行數據轉換電路的輸入時鐘信號為壓控振蕩電路產生的與E3/T3支路信號對應的時鐘信號，該輸入時鐘信號經8分頻后產生并行時鐘。
5.如權利要求1所述從同步數字傳送體系中恢復E3/T3支路信號的裝置，其特征在于所述緩存器讀取控制電路計數器對每幀中信息字節進行計數，計數結果輸出到比較器中和沒有指針調整和位調整時的有效數據字節數目進行比較，得出本幀信號中指針調節和位調節的數目，直接送累加器，累加每幀中指針調節和位調節的個數；累加器根據隨機位調節指示信號減去隨機位調節的數目，根據前次幀頭信號來時數據總線上的有效位數和幀結束時數據總線上的有效位數，計算出一幀中指針調節帶來的位數，每泄露一位，累加器減去泄露掉的一位，指針泄露率控制電路根據累加器的累加結果進行泄露；所述FIFO保護泄露的泄露間隔是指針泄露間隔的整數倍，所述隨機位泄露采用自適應泄露、或直接泄露、或位泄露率控制電路；所有泄露的結果通過泄露累加器進行累加，累加結果送到位泄露前鎖存器鎖存、采樣泄露累加器的累加結果，一次泄露結束后，根據分頻電路的位泄露清除結束信號異步復位位泄露前鎖存器的結果，位泄露前鎖存器的鎖存結果送給位泄露后鎖存器，位泄露后鎖存器在分頻時鐘分頻電路輸出的周期可變時鐘信號控制下鎖存泄露前鎖存器的鎖存結果，所述兩個鎖存器的時鐘是非同步，以實現異步控制信號的可靠傳遞；位泄露后鎖存器的鎖存結果直接控制分頻電路，使分頻后的周期可變時鐘信號在時間上提前或滯后一個時鐘周期，通過所述周期可變時鐘信號控制第一級先入先出緩存電路，對輸入的信息數據信號進行讀取，并輸出具有較小抖動的并行數據信號，每實現一個位泄露后，分頻電路產生位泄露清除結束信號，實現一個位的泄露。
6.如權利要求5所述從同步數字傳送體系中恢復E3/T3支路信號的裝置，其特征在于所述計數器對輸入指示信號計數，在幀頭FRAME信號出現時，計數器復位為零，此后當數據為有效信號，計數器開始累加有效信號數據的個數，在沒有指針調節的情況下，計數器累計的值為537或699，當出現指針調節和位調節時，累加的結果大于537或699。
7.如權利要求5所述從同步數字傳送體系中恢復E3/T3支路信號的裝置，其特征在于所述累加器累加每幀比較器的比較結果，同時減去位調節的數據，累加的結果表示指針調節帶來的位數目，即指針調節泄露的位數據；所述累加器根據指針泄露率控制電路的泄露指示信號進行減1操作，減去已經泄露掉的位數，給出指針調整狀態指示信號；所述累加器根據隨機位調節信號，累加位調節的數據，通過位調節泄露率控制電路泄露位調節帶來的位數；所述累加器根據第一級FIFO將要空和將要滿的指示信號，累加第一級FIFO將要空和將要滿出現的幀數，進行FIFO空滿保護和消除泄露率計算滯后指針調節帶來的影響，避免信號中斷，FIFO將要空滿狀態的累計可以每幀內檢測一次是否出現將要空滿的狀態，也可以每固定間隔整數檢測一次。
8.如權利要求5所述從同步數字傳送體系中恢復E3/T3支路信號的裝置，其特征在于所述泄露累加器累加位泄露指示信號、FIFO保護泄露指示信號和指針泄露三種泄露的總結果，并給出當前應當泄露的指示信號，位泄露前鎖存器和位泄露后鎖存器實現異步鎖存操作；所述位泄露前鎖存器在低速時鐘信號控制下鎖存泄露累加器輸出的泄露指示信號，每幀采樣一次指針調整狀態指示信號；所述指針泄露率控制電路包含一個減1計數器，在幀頭信號FRAME出現時開始對泄露率減1操作，每幀減1，當減到零時，重新置輸入泄露率，并將采樣指針累加器的累加結果指示信號輸出給泄露累加器，表示指針調節帶來的泄露，輸出給泄露累加器的信號一幀時間后清除；所述指針泄露率控制電路只有在對泄露率減一操作，減到零時才采樣指針累加器的結果，完成一次指針泄露。
9.如權利要求5所述從同步數字傳送體系中恢復E3/T3支路信號的裝置，其特征在于所述FIFO保護泄露采用同一個泄露率控制值，在具體泄露實現上是泄露間隔是泄露率控制值的整數倍，如8倍、16倍等，FIFO保護泄露間隔的倍數可以根據需要改變；當采用8倍時，電路在保護FIFO空滿避免信號中斷上，檢測是否出現將要空、滿，以8倍的指針泄露間隔進行保護泄露，允許泄露率計算值誤差為1/8＝12.5％。
10.如權利要求5所述從同步數字傳送體系中恢復E3/T3支路信號的裝置，其特征在于所述隨機位泄露根據S_BIT累加器累加值的大小改變泄露間隔，或根據隨機位直接進行泄露。
11.如權利要求5所述從同步數字傳送體系中恢復E3/T3支路信號的裝置，其特征在于所述位泄露前鎖存器鎖存泄露累加器的結果，輸出指針調節指示中間信號，是指針調整狀態指示信號的采樣結果信號，在負調節的情況下，分頻電路輸出的周期可變時鐘信號需要增加，增加一個單位的時鐘周期，即泄露一個負調節位，在正調節的情況下，分頻電路輸出的周期可變時鐘信號需要減小，減少一個時鐘周期，即泄露一個正調節位；所述位泄露后鎖存器在時鐘分頻電路輸出的周期可變時鐘信號控制下鎖存位泄露前級鎖存器的輸出結果，同時在分頻電路輸出的位泄露清除結束信號的控制下異步清零，清除鎖存器的結果。
12.如權利要求11所述從同步數字傳送體系中恢復E3/T3支路信號的裝置，其特征在于所述位泄露后鎖存器的輸出結果控制分頻電路，使分頻后輸出的周期可變的時鐘增加和減小一個時鐘周期，實現泄露一個位調整，輸出的時鐘信號相應地增加或縮短一個時鐘周期，以此實現泄露功能；鎖相環電路的輸出時鐘信號(34.368Mbit/s或44.736Mbit/s)是緩存器讀取控制電路中分頻電路的輸入時鐘，分頻電路對該時鐘進行8分頻，輸出占空比是50％的時鐘信號，分頻電路輸出的時鐘信號，即高、低電平占4個時鐘周期；當位泄露后鎖存器出現泄露控制信號有效時，輸出一個低電平占4個時鐘周期，高電平占3個時鐘周期的時鐘時，即包含7個時鐘周期的時鐘信號，輸出一個低電平占4個時鐘周期，高電平占5個時鐘周期的時鐘，即包含9個時鐘周期的時鐘信號；在有泄露控制信號的分頻結束后，分頻電路輸出一個泄露結束清零信號，表示緩存器讀取控制電路完成一次位泄露，泄露結束清零信號清除位泄露前鎖存器，并使泄露指示信號復位，分頻電路在沒有泄露控制信號下進行8分頻，并輸出占空比為50％的時鐘信號，包含8個時鐘周期的時鐘信號。
13.如權利要求1所述從同步數字傳送體系中恢復E3/T3支路信號的裝置，其特征在于所述緩存器空滿測量電路讀分頻計數器和寫分頻計數器是與第二級先入先出緩存電路中的讀、寫地址信號發生電路相應，對字節先入先出存儲器讀、寫時鐘信號進行計數，讀、寫時鐘分別是周期可變的時鐘信號和并行時鐘；所述讀、寫計數器計數結果字節的最高有效位信號，作為讀寫時鐘的鑒相信號，所述鑒相信號輸入異或門邏輯電路，邏輯運算結果輸出給低通濾波電路，低通濾波電路濾波后輸出的電壓信號控制壓控振蕩電路，使其產生與E3/T3對應的時鐘信號。
14.如權利要求1所述從同步數字傳送體系中恢復E3/T3支路信號的裝置，其特征在于在沒有指針調整和位調整時，周期可變的時鐘信號是沒有抖動、占空比為50％的均勻時鐘信號，該時鐘信號將數據信號從第一級先入先出緩存電路讀出，以實現抖動消除操作；當有指針調整和位調整時，周期可變的時鐘信號是占空比變化(相對于50％)的時鐘信號，該時鐘信號帶有大的抖動，將該時鐘信號與并行時鐘信號分別輸入寫分頻計數器和讀分頻計數器，所述寫、讀計數器鑒相信號的一比特信息表示兩個時鐘信號的相位關系，經異或門邏輯電路后輸出控制信號，所述控制信號的頻率是鑒相信號的2倍，二階低通濾波電路將占空比變化的信號濾波后，輸出直流信號控制壓控振蕩電路。
15.如權利要求1所述從同步數字傳送體系中恢復E3/T3支路信號的裝置，其特征在于所述壓控振蕩電路包含線性電壓控制振蕩器，控制電壓范圍在0.5-4.5V，當輸入電壓在2.5V時，壓控振蕩電路輸出控制中心頻率34.368Mbit/s或44.736Mbit/s的時鐘信號；當讀分頻計數器和寫分頻計數器復位后，計數器的值置為010000和000000，信號經異或門邏輯電路邏輯運算后時鐘信號是占空比為50％的時鐘信號，經低通濾波電路濾波后輸出的電壓值是2.5V，2.5V電壓信號控制壓控振蕩電路恢復出E3/T3對應的時鐘信號；當有正泄露時，緩存器讀取控制電路中分頻電路輸出的周期可變時鐘信號滯后一個時鐘周期，相應地寫分頻計數器的高位信號也滯后，經異或門邏輯電路邏輯運算后的輸出信號高電平部分變窄，低電平部分變寬，占空比變小，經低通濾波電路濾波后的電壓信號將小于2.5V，壓控振蕩電路恢復出與E3/T3支路信號對應的時鐘信號的頻率變小，讀分頻計數器的輸入的并行時鐘信號是該時鐘信號的8分頻輸出，相應地讀分頻計數器輸出的最高有效位也跟著變慢滯后，從而形成一個閉環系統；當有負泄露時，緩存器讀取控制電路中分頻電路輸出的周期可變時鐘信號加快超前，占空比大于50％，濾波后的控制電壓大于2.5V，相應恢復出的與E3/T3支路信號對應的時鐘也加快。
16.一種從同步數字傳送體系中恢復E3/T3支路信號的方法，包括如下步驟第一步實現字節合成，將接收到的有效數據位進行累計，累加合成一個完整的8位字節結構；第二步實現時鐘降頻功能，將輸入/時鐘轉變為低速的時鐘信號；第三步產生支路時鐘信號，將低速時鐘信號進行轉換，轉換成相應的支路時鐘信號，該支路時鐘信號和輸入時鐘、低速時鐘信號保持固定的相位，時鐘頻率是輸入時鐘對應的支路時鐘頻率；第四步第一級數據緩存，將合成的完成字節信號緩存到第一級FIFO中，同時根據泄露率將緩存的數據讀出；第五步根據指針變化情況和隨機位調節情況，產生相應的泄露率控制，根據泄露率來進行支路時鐘信號分頻；第六步時鐘恢復，將分頻后的支路時鐘信號給壓控振蕩器，恢復出平滑的支路時鐘信號，由該時鐘讀出緩存器中的數據；第七步第二級數據緩存，將從第一級FIFO中讀出的數據緩存到第二級FIFO中，同時由恢復出來的時鐘將緩存的數據讀出。
17.如權利要求16所述從同步數字傳送體系中恢復E3/T3支路信號的方法，其特征在于所述第二步中的輸入時鐘為高速時鐘時，直接進行分頻，得到低速時鐘，在低速時鐘領域處理信號。
全文摘要
本發明涉及一種從同步數字傳送體系中恢復E3/T3支路信號的裝置及方法。尤其涉及一種從同步數字傳送體系接收帶有間隔的信息數據，恢復出小抖動、無間隔的E3/T3支路信號的裝置及方法。采用本發明的技術方案，在從同步數字傳送體系信號中恢復出E3/T3支路信號時，只要求輸入低速時鐘，省略了對高速時鐘的要求(如155Mbit/s時鐘)，簡化了電路設計，根據位調節和指針調節產生的原因不同，采用不同泄露控制電路，減少統一泄露時的相互影響。另一方面，由于采取了兩級先入先出的緩存控制電路，將泄露控制和時鐘去抖動電路分開，提高了時鐘恢復電路的跟蹤速度和帶寬，使恢復出的時鐘信號的抖動大大減少。
文檔編號H04L12/28GK1571329SQ0313204
公開日2005年1月26日 申請日期2003年7月11日 優先權日2003年7月11日
發明者劉峰 申請人:中興通訊股份有限公司