專利名稱：一種用于低壓差分接收器的失效保護電路的制作方法
技術領域：
本發明涉及通訊領域中的低壓差分接收器中防止失效的電路。
背景技術：
低壓差分信號(LVDS)是一種低擺幅的差分信號，能在差分線對或平衡電纜上以幾百Mbps的速率傳輸，其低壓幅和低電流驅動輸出實現了低噪聲和低功耗。
在低壓差分線接收器中一般有失效保護(FailSafe)電路來防止接收器在輸入噪聲時翻轉。現在的失效保護電路有三種1、采用外接元件的方式；2、采用外接終端電阻與接口芯片內部的電流源、電流沉相連接的綜合解決辦法；3、利用窗口比較器的有源方式。
第一種采用外接元件的失效保護電路如圖1所示，在接收器的正相輸入端與偏置電壓之間接有一個偏置電阻R2，另一個偏置電阻R1則接在接收器的負相輸入端與地址件，在差分輸入線之間接終端電阻R0。該電路由于存在外在偏置總線，相當于在沒有有效信號時多了一個直流偏移，因此偏置網絡的存在使得驅動器輸出環回電流不平衡，導致輸出信號失真，減少輸入到接收器的信號幅度，增加了在輸入噪聲時接收器翻轉的可能性。除了外接元件的成本，該電路降低了輸入信號的幅度，減少了差分噪聲的極限，降低了信號質量。
圖2是第二種失效保護電路的示意圖，接收器用一個上拉和下拉的電流源給偏置電阻提供一個直流偏置，可以保證在沒有有效輸入信號時提供給終端電阻一個直流電壓，小的偏置電流不會影響輸入信號的幅度。然而，這種失效保護電路的缺點是偏置電流不能產生外在應用共模電壓所要求的差分電壓，增加偏置電流會在正常操作中導致附加的總線負載。另外，偏移的增加，把兩路差分信號拉開增加接收器輸入信號翻轉所要求的幅度，這種偏移也會導致脈沖歪斜，這是接收器從高到低和從低到高的轉換時間的時間差異造成的。
圖3所示的失效保護電路是上述第一種電路和第二種電路的結合，該電路由分別連接差分信號線A、B的兩個上拉電阻R3、R4，以及與差分信號線A、B連接的與非門N1構成；接收器和與非門N1的輸出接至與非門N2，與非門N2的輸出為Y。工作時，若輸入端信號無效，典型情況是輸入端懸空，則上拉電阻R3、R4把差分信號電壓拉到VDD附近，從而使與非門N1的輸出為低電壓，與非門N2的輸出Y為高電平；若輸入信號有效，則與非門N1的輸出為高電平，與非門N2的輸出Y就是接收器輸出的信號。由于這種失效保護電路沒有從電源VDD到地的電阻通道，因此這種無源失效保護電路的端口漏電流比前一種失效保護電路的小，但是由于差分信號輸入端口有兩個上拉電阻，從而對差分信號線產生附加的負載，包括寄生的電容，因此雖然漏電流很小，但附加的負載對輸入的差分信號會產生影響，主要表現在差分信號高低(或低高)轉換時間的差異，即波形的上升時間與下降時間的差異，從而對輸出信號造成脈沖偏斜。另一方面，該電路有2個300千歐的大電阻，使得電路在集成電路內的面積也較大。
專利號為US6,320,406的美國專利METHODS AND APPARATUS FOR ATERMINATED FailSafe CIRCUIT提供了一種采用窗口比較器形式的有源方式的失效保護電路，如圖4所示。該失效保護電路包括窗口比較器、失效保護定時器、1個與非門、1個反相器和輸出緩沖器。主體接收器是一個遲滯比較器，其輸出信號翻轉是有一定門限的，上下電平門限之差稱為滯后電壓Uh。主體接收器的抗干擾能力也與滯后電壓Uh有關，如圖5所示的滯后電壓示意圖，滯后電壓Uh＝Uht-Ult，Uh越大，抗干擾能力就越強，但是主體接收器的誤差也越大，所以低壓差分信號的輸入門限VID(min)應大于或等于Uh。根據這樣的原理，窗口比較器在差分信號線的輸入端進行采樣，主接收器的輸出信號用于控制失效保護定時器，失效保護定時器的輸出經過反相器后與窗口比較器的輸出一起經過與非門，把窗口比較器的采樣結果和定時器結果進行邏輯運算，得到失效保護狀態信號控制輸出緩沖器的結果。該電路明顯減少了無源方式的失效保護電路在輸入端口影響信號的情況，但由于失效保護電路對信號的采樣還是在輸入端口處，仍然會有很小的寄生電容，從而影響輸出性能。另外該電路對窗口比較器的實現精度要求高，窗口寬度的可調性差，并且失效保護定時器的實現要通過外部時鐘計數實現，主接收器的功耗很大。
發明內容
本發明所要解決的技術問題在于提出一種用于低壓差分接收器的失效保護電路，以解決現有技術中的問題。
本發明所述失效保護電路，包括失效最短延遲計時器、與非門、輸出緩沖器，其特征在于還包括復位信號產生電路、差值平方區間電路；差分輸入信號分別進入主體比較器和所述差值平方區間電路中，主體比較器的輸出分別進入所述復位信號產生電路和所述輸出緩沖器，由所述復位信號產生電路產生的復位信號輸出至所述失效最短延遲計時器，產生輸出失效計時決定信號；所述差值平方區間電路用于計算差分輸入信號電壓的差值，并判斷是否處于失效保護狀態，輸出信號給與非門；失效計時決定信號和所述差值平方區間電路的輸出相與得到失效判決信號，失效判決信號和主體比較器的輸出進入輸出緩沖器中進行與非運算得到最后的輸出信號。
所述失效保護電路，還可以包括反相器，用于產生控制主體比較器的截止信號，所述反相器的輸入端接收與非門輸出的失效判決信號，反相器的輸出端接到主體比較器的共模控制端。
所述差值平方區間電路，進一步包括減法平方電路、比較器、電阻R1和R2，所述減法平方電路的輸入端是差分輸入信號線，在獲得差分電壓的平方值后輸出至比較器的負相輸入端；電阻R1和R2串聯，電阻R1接在電源與比較器的正相輸入端之間，電阻R2則位于比較器的正相輸入端與地之間，根據R1/R2的值，在比較器的正相輸入端獲得失效保護門限電壓的平方值；比較器輸出差分電壓與失效保護門限電壓的比較結果到與非門的一個輸入端。
本發明失效保護電路，與現有技術相比，沒有降低輸入信號的輸入幅度，減少了功耗；由于本發明沒有外接電阻偏置網絡，也不用內在的偏置電流產生偏移，因此既不影響主體比較器的輸入門限，也不增加總線負載。另外，本發明還可用于外接完全的共模電壓的情況。
圖1是采用外在偏置網絡的失效保護電路示意圖。
圖2是有偏置電流的失效保護電路示意圖。
圖3是采用上拉電阻的失效保護電路示意圖。
圖4是采用窗口比較器實現的有源方式的失效保護電路示意圖。
圖5是圖4中主體接收器的滯后電壓示意圖。
圖6本發明失效保護電路的示意圖。
圖7是圖6中減法平方電路的示意圖。
圖8是圖6中復位信號產生電路示意圖。
圖9是圖6中延遲計時電路的示意圖。
具體實施例方式
下面結合附圖對本發明的具體實施方式
作進一步的詳細描述。
圖1-4是現有技術中實現失效保護的幾種電路的示意圖，前面已經詳細介紹過，此處不再贅述。
圖5是圖4中的主體接收器的滯后電壓示意圖，本發明所采用的主體比較器與之相同。
如果對于低壓差分輸入，不采用失效保護，只有主體比較器，也能夠實現部分正常輸出的目的，如表1所示，其中VID表示差分輸入A、B的差值。
表1
可以看出，當差分輸入的差值滿足-100mV＜VID＜100mV時，主體比較器的輸出是不定態，這樣的話，就需要對這種情況下的輸出進行失效保護。
下面結合圖6、圖7、圖8和圖9來說明本發明的具體實現。
如圖6所示的本發明失效保護電路中，差分輸入信號A、B分別輸入到主體比較器和差值平方區間電路中。主體比較器輸出信號FromComp，分別送到輸出緩沖器和復位信號產生電路，復位信號產生電路輸出復位信號Reset，通過失效最短延遲計時器輸出失效計時決定信號FailTime，接到與非門的一個輸入端。差分輸入信號A、B進入差值平方區間電路后，輸出信號PreFail到與非門的另一個輸入端，失效計時決定信號FailTime與PreFail經過與非運算后得到失效判決信號Fail，失效判決信號Fail經過反相器后得到一個截止信號，用于控制主體比較器的翻轉；同時，失效判決信號Fail和主體比較器的輸出信號FromComp通過輸出緩沖器后得到最后的輸出。
差值平方區間電路包括減法平方電路、比較器、電阻R1和R2，差分輸入信號A、B輸入到減法平方電路中，得到輸出信號FromMinus，進入比較器中與電壓值Vfsq進行比較。電壓值Vfsq定義為Vfsq＝Vf2，Vf是失效保護門限電壓，比一般的比較器的滯后電壓Uh略大，但比低壓差分輸入的門限值VID(min)略小，即Uh≤Vf≤VID(min)。電壓值Vfaq可以通過電阻R1/R2的比值確定的，調整R1/R2的比值可以得到不同的電壓值Vfsq，Vfsq的值可以通過下面的公式求得Vfsq＝VCC/(K+1)，其中K＝R1/R2。
減法平方電路的輸出信號FromMinus與電壓值Vfsq在比較器中進行比較，若FromMinus＜Vfsq，則信號PreFail的輸出為高電平，表示差分輸入在失效保護門限電壓Vf以內，處于失效保護狀態，即(A-B)2＜Vfsq，等價于|A-B|＜Vf，這樣可以篩選出輸入差值在Vf以內的情況。
在正常的操作中，主體比較器跟蹤差分輸入信號。當差分輸入信號改變極性并且超過失效保護門限電壓Vf時，主體比較器進行切換。主體比較器一切換，復位信號reset就使失效最短延遲計時器復位，從零開始計時。當計時器超時，而輸入差分信號大于低壓差分輸入的門限值VID(min)時，失效最短延遲計時器不會被設定，因為這是正常信號。
如果差分輸入信號在失效保護門限電壓Vf以內，則差值平方區間電路的輸出信號PrefFail會被拉高，同時失效最短延遲計時器計時，如果計時器超時或達到允許的最大值ts，則計時器的輸出FailTime為高，與非門的輸出Fail就為低，輸出緩沖器的輸出被驅動到高態。當與非門的輸出Fail為低后，只要差分輸入信號的差值保持在失效保護門限電壓Vf以內，差值平方區間電路就會繼續把輸出驅動為高。如果一個有效的差分信號重新在輸入端，則失效最短延遲計時器就會復位，輸出信號會變高，計時器不會被設定，主體比較器可以繼續跟蹤輸入信號。
另外，與非門的輸出信號Fail經過一個反相器產生截止信號，在出現失效保護時截止主體比較器的工作，從而降低功耗；在主體比較器正常工作時，信號Fail為高，截止信號自動消除，這樣可以完善主體比較器的工作。
由于實際應用中，由一個驅動器輸出差分信號A、B到接收器，當差分輸入信號A、B和驅動器斷開時，相當于兩者同時只受噪聲的干擾，主體比較器不工作，差值平方區間電路工作，可按常規的失效保護處理，其輸出為高。總之，經過本發明失效保護電路的處理，當-100mv＜VID＜100mv時，VID是差分信號A、B的差值，輸出緩沖器的輸出為高，當A、B開路時，輸出也為高，這樣就解決了失效保護的問題，如表2所示。
表2
圖7是減法平方電路的示意圖，區分線左側是減法電路，包括4個阻值相同的電組和1個比較器，其輸入是差分信號A、B，輸出信號Minus＝(A-B)到平方電路；區分線的右側是平方電路，輸出信號FromMinus＝Minus2。因此該減法平方電路的功能是獲得差分輸入電壓差的平方值，即FromMinus＝(A-B)2。
圖8給出了一種復位信號產生電路的結構示意圖，主體比較器的輸出信號FromComp一方面接到PMOS2和PMOS3管的源極，另一方面通過PMOS1、NMOS1管接到點3處。PMOS2管的柵極和漏極相連，接到點1處，PMOS3管的柵極接到點1處，漏極接到NMOS2管的漏極，并一起接到點2處，點1通過電容C1接到NMOS2的源極，并一起接到地GND。PMOS2、PMOS3、電容C1和NMOS2的功能是當FromComp信號出現上升沿時，在點2處得到一個向上沖的脈沖。PMOS1管和NMOS1管的柵極接在一起，接收信號FromComp，PMOS1管和NMOS1管的漏極接在一起，并連接到點3，PMOS1管的源極與電源VCC相連，NMOS1管的源極接地GND，PMOS1管和NMOS1管實際上是連接成一個反相器。PMOS6、PMOS7、電容C2和NMOS3之間的連接與PMOS2、PMOS3、電容C1和NMOS2之間的連接相同，這樣當FromComp信號出現下降沿時，在點5處也可以得到一個向上沖的脈沖。PMOS4、PMOS5串聯后接在電源VCC和輸出信號RESET之間，NMOS4、NMOS5并聯后接在地GND和輸出信號RESET之間，PMOS4和NMOS4的柵極接在一起，連到點2處，PMOS5和NMOS5的柵極接在一起，連接到點5處，這樣輸出信號reset實質上是點2處的信號與點5處的信號進行或非運算后的輸出。
圖8所示復位信號產生電路的原理如下根據主體接收器輸出的翻轉變化，當輸出信號FromComp由一個低信號變為高信號或者有一個大的向上翻的變化時，剛開始點2處的信號為低，由于電容C1的上極板瞬時為低，點1處信號為低，所以點2處的信號變為高，然后，電容C1的電壓上升，點1處的電壓也隨之上升，點2處的信號翻轉，這樣就會在點2處輸出一個向上的脈沖；當輸出信號FromComp由一個高信號變為低信號或者有一個大的向下翻的變化時，剛開始點2處的信號為低，電容C2的上極板瞬時也為低，點4處信號為低，因此點5處信號為高，然后電容C2的電壓上升，點4處的電壓隨之上升，故點5處的電壓也上升，點5處的信號翻轉，這樣也會在點5處輸出一個向上的脈沖。由于點2處和點5處的信號是進行或非運算，因此不管輸出信號FromComp是上升沿還是下降沿，都可以得到一個向下的脈沖，這個脈沖信號就是復位信號reset。
圖9是本發明中失效最短延遲計時器的結構示意圖，包括一個電流源，一個PMOS管，一個NMOS管，一個電流沉和一個電容CL，電流源從電壓源VCC接到PMOS管的源極，復位信號reset同時輸入PMOS管和NMOS管的柵極，PMOS管和NMOS管的漏極連在一起并接在電容CL的一端，電容CL的另一端接地GND，NMOS管的源極和電流沉串聯接到地GND。復位信號產生電路產生一定寬度的復位信號reset，輸入計時器中。當復位信號reset為0時，電流源給電容CL充電，相當于從零開始計時，當經過最小延時ts后，失效最短延遲計時器輸出信號FailTime為高；當復位信號reset為1時，電容CL從NMOS管放電。當差分輸入無變化時，復位信號reset無變化；當差分輸入有新的變化時，復位信號reset重新復位，電容CL放電，放完電后又開始從零計時。需要說明的是，低壓差分接收器本身不具有時鐘，本發明中的失效最短延遲計時器主要依靠電容的沖放電來實現計時。當然，用壓控振蕩器也可以產生時鐘，但芯片的面積、功耗、功能就要受到很大的影響；如果接收器所在的系統本身能提供時鐘，并且可以把時鐘引入接收器中，則可以在接收器內部用D觸發器實現計時。
權利要求
1.一種用于低壓差分接收器的失效保護電路，包括失效最短延遲計時器、與非門、輸出緩沖器，其特征在于，還包括復位信號產生電路、差值平方區間電路；差分輸入信號分別進入主體比較器和所述差值平方區間電路中，主體比較器的輸出分別進入所述復位信號產生電路和所述輸出緩沖器，由所述復位信號產生電路產生的復位信號輸出至所述失效最短延遲計時器，產生輸出失效計時決定信號；所述差值平方區間電路用于計算差分輸入信號電壓的差值，并判斷是否處于失效保護狀態，輸出信號給與非門；失效計時決定信號和所述差值平方區間電路的輸出相與得到失效判決信號，失效判決信號和主體比較器的輸出進入輸出緩沖器中進行與非運算得到最后的輸出信號。
2.根據權利要求1所述的失效保護電路，其特征在于，所述差值平方區間電路，進一步包括減法平方電路、比較器、電阻R1和R2，所述減法平方電路的輸入端是差分輸入信號線，在獲得差分電壓的平方值后輸出至比較器的負相輸入端；電阻R1和R2串聯，電阻R1接在電源與比較器的正相輸入端之間，電阻R2則位于比較器的正相輸入端與地之間，根據R1/R2的值，在比較器的正相輸入端獲得失效保護門限電壓的平方值；比較器輸出差分電壓與失效保護門限電壓的比較結果到所述與非門的一個輸入端。
3.根據權利要求1所述的失效保護電路，其特征在于，所述復位信號產生電路包括7個PMOS管、5個NMOS管和2個電容；主體比較器的輸出信號一方面接到PMOS2和PMOS3管的源極，另一方面通過PMOS1、NMOS1管接到點3處；PMOS2管的柵極和漏極相連，接到點1處，PMOS3管的柵極接到點1處，漏極接到NMOS2管的漏極，并一起接到點2處；點1通過電容C1接到NMOS2管的源極，并一起接地；PMOS2、PMOS3、電容C1和NMOS2的功能是當主體比較器的輸出信號出現上升沿時，在點2處得到一個向上沖的脈沖；PMOS1管和NMOS1管的柵極接在一起，接收主體比較器的輸出信號，PMOS1管和NMOS1管的漏極接在一起，連接到點3處，PMOS1管的源極與電源相連，NMOS1管的源極接地，PMOS1管和NMOS1管連接成一個反相器；PMOS6、PMOS7、電容C2和NMOS3之間的連接與PMOS2、PMOS3、電容C1和NMOS2之間的連接相同，當主體比較器的輸出信號出現下降沿時，在點5處也得到一個向上沖的脈沖；PMOS4管、PMOS5管串聯后接在電源與輸出信號reset之間，NMOS4管、NMOS5管并聯后接在地和輸出信號reset之間，PMOS4管和NMOS4管的柵極接在一起，連到點2處，PMOS5管和NMOS5管的柵極接在一起，連接到點5處，這樣輸出信號reset是點2處的信號與點5處的信號進行或非運算后的輸出。
4.根據權利要求1所述的失效保護電路，其特征在于，所述失效最短延遲計時器包括一個電流源、一個PMOS管、一個NMOS管、一個電流沉和一個電容；電流源位于電源與PMOS管的源極之間，復位信號產生電路輸出的復位信號reset同時輸入PMOS管和NMOS管的柵極，PMOS管和NMOS管的漏極連在一起，接在電容的一端，電容的另一端接地，NMOS管的源極和電流沉串聯后接地；所述失效最短延遲計時器根據復位信號通過電容的沖放電實現計時。
5.根據權利要求1-4任一權利要求所述的失效保護電路，其特征在于，所述失效保護電路還包括反相器，用于產生控制主體比較器的截止信號，所述反相器的輸入端接收所述與非門輸出的失效判決信號，所述反相器的輸出端接到主體比較器的共模控制端。
全文摘要
本發明提供一種用于低壓差分接收器的失效保護電路，包括失效最短延遲計時器、與非門、輸出緩沖器，其特征在于還包括復位信號產生電路、差值平方區間電路；差分輸入信號分別進入主體比較器和差值平方區間電路中，主體比較器的輸出分別進入復位信號產生電路和輸出緩沖器，由復位信號產生電路產生的復位信號輸出至失效最短延遲計時器，產生輸出失效計時決定信號，失效計時決定信號和差值平方區間電路的輸出相與得到失效判決信號，失效判決信號和主體比較器的輸出進入輸出緩沖器中進行與非運算得到最后的輸出信號。本發明失效保護電路與現有技術相比，沒有降低輸入信號的輸入幅度，減少了功耗；既不影響主體比較器的輸入門限，也不增加總線負載。
文檔編號H04B1/16GK1492591SQ0213770
公開日2004年4月28日 申請日期2002年10月26日 優先權日2002年10月26日
發明者易律凡, 陳學君 申請人:深圳市中興通訊股份有限公司