本發明涉(she)及模擬(ni)(ni)電(dian)(dian)路(lu)仿(fang)真，特別涉(she)及一種可綜合(he)的(de)adc模擬(ni)(ni)電(dian)(dian)路(lu)的(de)行為(wei)模型及仿(fang)真方法。

背景技術：

1、模數轉換(huan)(huan)器(qi)(qi)(saradc)通常分(fen)為兩(liang)個(ge)(ge)部分(fen)：模擬(ni)電(dian)(dian)(dian)路組成的(de)采樣保持器(qi)(qi)、電(dian)(dian)(dian)容(rong)(rong)(rong)式dac和(he)比較(jiao)(jiao)器(qi)(qi)；數字電(dian)(dian)(dian)路組成的(de)控(kong)制(zhi)(zhi)(zhi)器(qi)(qi)。在對一個(ge)(ge)輸入的(de)模擬(ni)電(dian)(dian)(dian)壓信號進行數字轉換(huan)(huan)時，需(xu)要(yao)這兩(liang)塊電(dian)(dian)(dian)路配合工作，二者之間存在信號交互。采樣保持器(qi)(qi)和(he)電(dian)(dian)(dian)容(rong)(rong)(rong)式dac由一系列的(de)權重(zhong)電(dian)(dian)(dian)容(rong)(rong)(rong)及(ji)其開關組成，在每個(ge)(ge)建立時刻(ke)，數字控(kong)制(zhi)(zhi)(zhi)器(qi)(qi)會根據當(dang)前模擬(ni)比較(jiao)(jiao)器(qi)(qi)的(de)輸出狀(zhuang)(zhuang)(zhuang)態，改變權重(zhong)電(dian)(dian)(dian)容(rong)(rong)(rong)的(de)開啟(qi)閉合狀(zhuang)(zhuang)(zhuang)態，從(cong)而重(zhong)新(xin)建立保持電(dian)(dian)(dian)路狀(zhuang)(zhuang)(zhuang)態。每次建立完(wan)成后，模擬(ni)比較(jiao)(jiao)器(qi)(qi)的(de)輸出可能會發生改變，模擬(ni)比較(jiao)(jiao)器(qi)(qi)輸出狀(zhuang)(zhuang)(zhuang)態會影響下(xia)一個(ge)(ge)建立時刻(ke)，數字控(kong)制(zhi)(zhi)(zhi)器(qi)(qi)對權重(zhong)電(dian)(dian)(dian)容(rong)(rong)(rong)的(de)開關控(kong)制(zhi)(zhi)(zhi)。

2、在整個saradc設(she)計時，數字電(dian)路(lu)和模(mo)擬電(dian)路(lu)之間的(de)(de)控(kong)制協議是事先(xian)約定(ding)好的(de)(de)，分別(bie)由不(bu)同專業的(de)(de)工程師進行設(she)計。在驗證(zheng)階段，需要對(dui)兩部分電(dian)路(lu)聯合仿真，一般(ban)采用2種辦法(fa)：

3、(1)數字(zi)電(dian)路和模(mo)擬(ni)電(dian)路直(zhi)接混合仿真(zhen)，可以對數字(zi)電(dian)路邏輯和模(mo)擬(ni)電(dian)路精度(du)進行完備驗(yan)證。

4、(2)對模(mo)擬(ni)電路(lu)采(cai)用(yong)(yong)行(xing)為(wei)(wei)模(mo)型(xing)：用(yong)(yong)verilog-a語言(yan)來描述(shu)采(cai)樣保持器、電容式(shi)dac和(he)比較器的行(xing)為(wei)(wei)，建立模(mo)擬(ni)電路(lu)的行(xing)為(wei)(wei)模(mo)型(xing)。相比于實際模(mo)擬(ni)電路(lu)，用(yong)(yong)模(mo)擬(ni)行(xing)為(wei)(wei)模(mo)型(xing)參與(yu)聯合(he)仿真降低了仿真精度(du)，但是(shi)大大加快(kuai)了仿真速度(du)，能夠在(zai)前(qian)期(qi)快(kuai)速驗(yan)證(zheng)數字電路(lu)的邏(luo)輯。

5、雖然數(shu)字電(dian)路(lu)(lu)和模(mo)(mo)擬(ni)電(dian)路(lu)(lu)直接混(hun)合仿真，具有完備性(xing)，但是(shi)(shi)時間開銷大。而在設計前(qian)期，尤(you)其是(shi)(shi)對數(shu)字工程師來(lai)說，只需要關(guan)(guan)注邏(luo)輯控制(zhi)即(ji)可，不需要關(guan)(guan)心(xin)模(mo)(mo)擬(ni)電(dian)路(lu)(lu)性(xing)能(neng)(neng)。因此，數(shu)字設計工程師用verilog-a行為(wei)模(mo)(mo)型(xing)(xing)來(lai)加速仿真。但是(shi)(shi)，verilog-a模(mo)(mo)型(xing)(xing)不能(neng)(neng)綜合，無(wu)法(fa)應(ying)用于fpga硬件仿真。

技術實現思路

1、本發(fa)明的(de)目的(de)在(zai)于提供(gong)一種(zhong)可(ke)綜(zong)合的(de)adc模擬電路的(de)行為模型及仿真方法，以解(jie)決上述背景技術中提出的(de)問題。

2、為實現上述(shu)目(mu)的(de)(de)，本發明提供(gong)如(ru)下(xia)技術方(fang)案：一種可(ke)綜合的(de)(de)adc模擬電(dian)路的(de)(de)行為模型及仿真(zhen)方(fang)法，包括(kuo)電(dian)容式dac和比(bi)較器，所(suo)述(shu)電(dian)容式dac的(de)(de)輸出端(duan)(duan)設(she)置為vx端(duan)(duan)，所(suo)述(shu)vx端(duan)(duan)與比(bi)較器的(de)(de)其中一個(ge)輸入端(duan)(duan)電(dian)性(xing)(xing)連接(jie)，所(suo)述(shu)比(bi)較器的(de)(de)另一個(ge)輸入端(duan)(duan)電(dian)性(xing)(xing)連接(jie)有vcm端(duan)(duan)，所(suo)述(shu)vx端(duan)(duan)與vcm端(duan)(duan)之間(jian)電(dian)性(xing)(xing)連接(jie)有導通開關；

3、所述(shu)電容(rong)式dac的輸入端分別設(she)(she)置有(you)vref端、analog?input端和gnd端，所述(shu)vref端、analog?input端和gnd端與vx端之間(jian)設(she)(she)置有(you)電容(rong)組，且所述(shu)電容(rong)組與vref端、analoginput端和gnd端之間(jian)設(she)(she)置有(you)用于控制(zhi)連接對象的三擲開關。

4、優選(xuan)的(de)，所述電(dian)(dian)(dian)(dian)容(rong)(rong)(rong)組包(bao)括8cu電(dian)(dian)(dian)(dian)容(rong)(rong)(rong)、4cu電(dian)(dian)(dian)(dian)容(rong)(rong)(rong)、2cu電(dian)(dian)(dian)(dian)容(rong)(rong)(rong)、cu電(dian)(dian)(dian)(dian)容(rong)(rong)(rong)和(he)cu電(dian)(dian)(dian)(dian)容(rong)(rong)(rong)，且(qie)所述8cu電(dian)(dian)(dian)(dian)容(rong)(rong)(rong)、4cu電(dian)(dian)(dian)(dian)容(rong)(rong)(rong)、2cu電(dian)(dian)(dian)(dian)容(rong)(rong)(rong)、cu電(dian)(dian)(dian)(dian)容(rong)(rong)(rong)和(he)cu電(dian)(dian)(dian)(dian)容(rong)(rong)(rong)分別與(yu)vref端(duan)(duan)、analog?input端(duan)(duan)和(he)gnd端(duan)(duan)之(zhi)間設置有三擲開關，所述8cu電(dian)(dian)(dian)(dian)容(rong)(rong)(rong)、4cu電(dian)(dian)(dian)(dian)容(rong)(rong)(rong)、2cu電(dian)(dian)(dian)(dian)容(rong)(rong)(rong)、cu電(dian)(dian)(dian)(dian)容(rong)(rong)(rong)和(he)cu電(dian)(dian)(dian)(dian)容(rong)(rong)(rong)的(de)另一端(duan)(duan)與(yu)vx端(duan)(duan)電(dian)(dian)(dian)(dian)性連接(jie)。

5、優(you)選的(de)，所述比較器(qi)的(de)輸出(chu)端(duan)(duan)設置有digital?output端(duan)(duan)，所述digital?output端(duan)(duan)的(de)輸出(chu)公式表示為：

6、q＝c*v???????????????????(1)；

7、其中，q表示兩個(ge)電(dian)(dian)位點(dian)之(zhi)間存(cun)在(zai)的(de)電(dian)(dian)荷量，v表示兩個(ge)電(dian)(dian)位點(dian)之(zhi)間的(de)電(dian)(dian)壓，c表示兩個(ge)電(dian)(dian)位點(dian)之(zhi)間的(de)電(dian)(dian)容。

8、一種可(ke)綜合的adc模擬電(dian)路的行(xing)為(wei)模型的仿真方法，采(cai)用所述的行(xing)為(wei)模型，所述仿真方法包括以下幾個(ge)步驟：

9、s1，在采樣時刻(ke)，將電容組的左端(duan)(duan)分別(bie)通過三擲開關均與(yu)analog?input端(duan)(duan)導(dao)通連接(jie)，右(you)端(duan)(duan)均與(yu)vcm端(duan)(duan)導(dao)通連接(jie)；

10、s2，打(da)開(kai)導通開(kai)關，使(shi)得vx端(duan)與vcm端(duan)之間的連接斷(duan)開(kai)；

11、s3，撥動三擲開關將(jiang)電容組(zu)的左端均與analog?input端斷開，同時連接至gnd端；

12、s4，按照電(dian)容組(zu)電(dian)容單位(wei)從大到小的順序，挨個將電(dian)容組(zu)的左端與(yu)vref端導通(tong)連接；

13、s5，若新產(chan)生vx端數值大(da)于vcm端數值，則將s4中接到(dao)vref端的電(dian)容重新接回(hui)gnd端；

14、s6，循環s4和s5，將比較器digital?output端的輸(shu)出(chu)數值記錄(lu)下(xia)來，得(de)到一組4bit的序列，即為行(xing)為模型(xing)最終的數字輸(shu)出(chu)。

15、優選的(de)，所述s1采(cai)樣(yang)時刻，由analog?input端對所有(you)的(de)電容(rong)進(jin)行(xing)充電之(zhi)后的(de)總電荷量(liang)表示為：

16、q＝16cu*(vcm-vin)????????????????(2)；

17、其中，vin表示(shi)analog?input端的輸(shu)入電(dian)壓，vcm表示(shi)vcm端的電(dian)壓，cu為單位電(dian)容。

18、優(you)選的，所(suo)述s3斷開電(dian)(dian)容(rong)組與analog?input端(duan)的連接(jie)時，在切(qie)換各個電(dian)(dian)容(rong)左端(duan)開關過程中(zhong)，其(qi)中(zhong)一部分電(dian)(dian)容(rong)被接(jie)在了vx端(duan)和vref端(duan)之間(jian)，另一部分電(dian)(dian)容(rong)被接(jie)在了vx端(duan)和gnd端(duan)之間(jian)。

19、優選的(de)(de)，所述斷開電容組與analog?input端的(de)(de)連(lian)接過程(cheng)中，電容上的(de)(de)總(zong)電荷(he)量保持不變，表(biao)示為：

20、q＝16cu*(vcm-vin)＝(vx-gnd)*mcu+(vx-vref)*ncu???(3)；

21、其中(zhong)，m表示(shi)接在(zai)vx端(duan)和(he)(he)(he)gnd端(duan)之間的電(dian)容的單位和(he)(he)(he)，n表示(shi)接在(zai)vx端(duan)和(he)(he)(he)vref端(duan)之間的電(dian)容的單位和(he)(he)(he)。

22、優選(xuan)的，由(you)于q、vref、vcm、gnd的值(zhi)固定，此時電(dian)容式dac的輸出電(dian)壓表示為：

23、

24、將vx和vcm進行比較(jiao)，確(que)定模擬(ni)比較(jiao)器的輸(shu)出狀態(tai)。

25、優選的(de)(de)，所述s2中vx端(duan)(duan)與vcm端(duan)(duan)之間的(de)(de)連(lian)接斷開，即斷開電容組右(you)端(duan)(duan)與vcm之間的(de)(de)連(lian)接。

26、優(you)選的，所述s4中將電(dian)(dian)容組的左端(duan)與vref端(duan)導通連接后，此時重(zhong)新分配電(dian)(dian)荷量(liang)在各(ge)個電(dian)(dian)容上的分布，電(dian)(dian)容式dac的輸出電(dian)(dian)壓(ya)vx端(duan)會發生改變。

27、本發明的技術效果和優點(dian)：

28、(1)本模(mo)型實(shi)現簡單，只(zhi)需要(yao)用到最基礎的(de)(de)verilog-hdl語法，就能夠實(shi)現saradc模(mo)擬(ni)(ni)電路(lu)的(de)(de)行(xing)為模(mo)型。在數字控制器的(de)(de)開發前(qian)(qian)期，就能替代模(mo)擬(ni)(ni)電路(lu)加入聯合仿(fang)真(zhen)。相比(bi)于(yu)數模(mo)混(hun)合仿(fang)真(zhen)，開展聯合仿(fang)真(zhen)的(de)(de)時間節點(dian)大(da)(da)大(da)(da)提前(qian)(qian)。同時因為數字電路(lu)和行(xing)為模(mo)型都是verilog-hdl實(shi)現的(de)(de)，仿(fang)真(zhen)速度大(da)(da)大(da)(da)提高。

29、(2)在系(xi)統(tong)集(ji)成和驗(yan)證階(jie)段，如果進(jin)行(xing)fpga硬件仿(fang)真(zhen)，verilog-a行(xing)為(wei)模(mo)(mo)型無法綜合并布局到fpga芯片上，因(yin)此使用本方(fang)案的verilog-hdl行(xing)為(wei)模(mo)(mo)型來(lai)替代，可進(jin)行(xing)該問題的解決。

技術特征：

1.一種可(ke)綜(zong)合(he)的(de)(de)adc模擬電路(lu)的(de)(de)行為模型(xing)，其(qi)(qi)特征在于，包括(kuo)電容式dac和比較器(qi)，所(suo)(suo)述(shu)電容式dac的(de)(de)輸(shu)出端設(she)置為vx端，所(suo)(suo)述(shu)vx端與比較器(qi)的(de)(de)其(qi)(qi)中(zhong)一個輸(shu)入(ru)端電性連(lian)接(jie)，所(suo)(suo)述(shu)比較器(qi)的(de)(de)另一個輸(shu)入(ru)端電性連(lian)接(jie)有(you)(you)vcm端，所(suo)(suo)述(shu)vx端與vcm端之間(jian)電性連(lian)接(jie)有(you)(you)導通(tong)開關(guan)；

2.根據權(quan)利要求1所(suo)述的(de)一種可綜合(he)的(de)adc模擬電(dian)(dian)(dian)(dian)(dian)路的(de)行(xing)為(wei)模型，其特征在于，所(suo)述電(dian)(dian)(dian)(dian)(dian)容(rong)(rong)(rong)組包(bao)括8cu電(dian)(dian)(dian)(dian)(dian)容(rong)(rong)(rong)、4cu電(dian)(dian)(dian)(dian)(dian)容(rong)(rong)(rong)、2cu電(dian)(dian)(dian)(dian)(dian)容(rong)(rong)(rong)、cu電(dian)(dian)(dian)(dian)(dian)容(rong)(rong)(rong)和(he)(he)cu電(dian)(dian)(dian)(dian)(dian)容(rong)(rong)(rong)，且(qie)所(suo)述8cu電(dian)(dian)(dian)(dian)(dian)容(rong)(rong)(rong)、4cu電(dian)(dian)(dian)(dian)(dian)容(rong)(rong)(rong)、2cu電(dian)(dian)(dian)(dian)(dian)容(rong)(rong)(rong)、cu電(dian)(dian)(dian)(dian)(dian)容(rong)(rong)(rong)和(he)(he)cu電(dian)(dian)(dian)(dian)(dian)容(rong)(rong)(rong)分(fen)別與vref端、analog?input端和(he)(he)gnd端之間設置有三擲開關，所(suo)述8cu電(dian)(dian)(dian)(dian)(dian)容(rong)(rong)(rong)、4cu電(dian)(dian)(dian)(dian)(dian)容(rong)(rong)(rong)、2cu電(dian)(dian)(dian)(dian)(dian)容(rong)(rong)(rong)、cu電(dian)(dian)(dian)(dian)(dian)容(rong)(rong)(rong)和(he)(he)cu電(dian)(dian)(dian)(dian)(dian)容(rong)(rong)(rong)的(de)另(ling)一端與vx端電(dian)(dian)(dian)(dian)(dian)性連接。

3.根(gen)據權(quan)利(li)要求1所述(shu)的一種可綜合(he)的adc模(mo)擬電路的行為模(mo)型，其特征在于，所述(shu)比(bi)較器的輸出端設置(zhi)有digital?output端，所述(shu)digital?output端的輸出公式表示為：

4.一種(zhong)可綜(zong)合的adc模擬電(dian)路的行(xing)為模型的仿真(zhen)方法，采(cai)用(yong)包(bao)括(kuo)權利要(yao)求1-3任一項所述(shu)的行(xing)為模型，其特征在于(yu)，所述(shu)仿真(zhen)方法包(bao)括(kuo)以(yi)下(xia)幾個(ge)步驟：

5.根據權利(li)要求4所(suo)述(shu)的(de)一(yi)種(zhong)可綜合的(de)adc模擬電(dian)路的(de)行(xing)(xing)為(wei)模型的(de)仿(fang)真方法，其特(te)征在于，所(suo)述(shu)s1采樣時刻，由analog?input端對所(suo)有(you)的(de)電(dian)容(rong)進(jin)行(xing)(xing)充電(dian)之后的(de)總電(dian)荷量表示為(wei)：

6.根(gen)據權利要求4所述(shu)的(de)一種可綜(zong)合的(de)adc模擬電路的(de)行為(wei)模型的(de)仿真方法，其(qi)特征在于，所述(shu)s3斷開電容(rong)組(zu)與analog?input端的(de)連接時，在切換(huan)各個電容(rong)左端開關過程中，其(qi)中一部分(fen)電容(rong)被接在了(le)vx端和vref端之間(jian)，另一部分(fen)電容(rong)被接在了(le)vx端和gnd端之間(jian)。

7.根據權(quan)利要求6所述(shu)的(de)(de)一種可綜合的(de)(de)adc模擬電(dian)路(lu)的(de)(de)行為(wei)模型的(de)(de)仿真(zhen)方(fang)法，其特(te)征在于，所述(shu)斷開電(dian)容(rong)組與analog?input端(duan)的(de)(de)連接過(guo)程(cheng)中，電(dian)容(rong)上(shang)的(de)(de)總電(dian)荷量保(bao)持不(bu)變，表(biao)示(shi)為(wei)：

8.根據權利(li)要求7所述的(de)一(yi)種可(ke)綜合的(de)adc模擬電(dian)路的(de)行為模型的(de)仿真方法，其特(te)征(zheng)在于(yu)，由于(yu)q、vref、vcm、gnd的(de)值固定，此時電(dian)容式dac的(de)輸出電(dian)壓表(biao)示(shi)為：

9.根(gen)據(ju)權利要求(qiu)4所述的(de)一種(zhong)可(ke)綜合的(de)adc模(mo)擬電(dian)路(lu)的(de)行為(wei)模(mo)型的(de)仿真方法，其特征(zheng)在于，所述s2中vx端(duan)與(yu)vcm端(duan)之間的(de)連(lian)接斷開(kai)，即斷開(kai)電(dian)容組右端(duan)與(yu)vcm之間的(de)連(lian)接。

10.根據權利(li)要求4所述的一(yi)種可(ke)綜合的adc模擬電(dian)(dian)(dian)路的行為模型的仿真方法，其特征在(zai)(zai)于，所述s4中將電(dian)(dian)(dian)容組的左端與vref端導通連接后，此時(shi)重新分(fen)配電(dian)(dian)(dian)荷量在(zai)(zai)各(ge)個(ge)電(dian)(dian)(dian)容上的分(fen)布，電(dian)(dian)(dian)容式dac的輸出電(dian)(dian)(dian)壓vx端會發生改(gai)變(bian)。

技術總結
本發明公開了一種可綜合的ADC模擬電路的行為模型及仿真方法，包括電容式DAC和比較器，所述電容式DAC的輸出端設置為Vx端，所述Vx端與比較器的其中一個輸入端電性連接，所述比較器的另一個輸入端電性連接有VCM端，所述Vx端與VCM端之間電性連接有導通開關；所述電容式DAC的輸入端分別設置有VREF端、Analog?Input端和GND端，所述VREF端、Analog?Input端和GND端與Vx端之間設置有電容組，且所述電容組與VREF端、Analog?Input端和GND端之間設置有用于控制連接對象的三擲開關。本模型實現簡單，只需要用到最基礎的Verilog?HDL語法，就能夠實現SARADC模擬電路的行為模型。在數字控制器的開發前期，就能替代模擬電路加入聯合仿真。相比于數模混合仿真，開展聯合仿真的時間節點大大提前。

技術研發人員：邵安培
受保護的技術使用者：常州覺致視知科技有限公司
技術研發日：
技術公布日：2024/10/10