專利名稱：多相時鐘處理電路和時鐘倍頻電路的制作方法
技術領域：
本發明涉及多相時鐘處理電路和時鐘倍頻電路，特別適合于不將多相時鐘變換成非重疊脈沖，而從多相時鐘直接生成倍頻時鐘的情況。
背景技術：
在現有的時鐘倍頻電路中，利用多相時鐘的偏差來生成非重疊脈沖，通過獲得該非重疊脈沖的邏輯和，從而獲得N倍的時鐘頻率。
這里，多相時鐘是每(π/N)相位偏差的2N個時鐘信號。
在該時鐘倍頻電路中，為了從多相時鐘生成非重疊脈沖，使用N個RS觸發器，同時為了獲得非重疊脈沖的邏輯和來生成倍頻時鐘，使用N輸入或電路。
圖6是表示用于現有的時鐘倍頻電路的時鐘邏輯合成電路的結構例的圖，圖7是表示用于時鐘倍頻電路的一例多相時鐘的圖，圖8是表示用于現有的倍頻時鐘生成的一例非重疊脈沖的圖。再有，該時鐘邏輯合成電路由2N個多相時鐘來生成N個非重疊脈沖，而且，由該N個非重疊脈沖生成N倍的倍頻時鐘，在本例中，表示N＝5的情況。
在圖6～圖8中，在時鐘邏輯合成電路中，為了由10個多相時鐘Ck1～Ck10生成5個非重疊脈沖S1～S5而設置5個RS觸發器FF1～FF5，同時為了由5個非重疊脈沖S1～S5生成5倍的倍頻時鐘而設置5輸入的多輸入OR(或)電路OR。
然后，向RS觸發器FF1～FF5輸入圖7的多相時鐘Ck1～Ck10。
即，將時鐘Ck1、Ck2輸入到RS觸發器FF1，將時鐘Ck3、Ck4輸入到RS觸發器FF2，將時鐘Ck5、Ck6輸入到RS觸發器FF3，將時鐘Ck7、Ck8輸入到RS觸發器FF4，將時鐘Ck9、Ck10輸入到RS觸發器FF5。
然后，在各RS觸發器F1F～FF5中，檢測各時鐘Ck1～Ck10的上升沿，輸出與各時鐘Ck1～Ck10的相位偏差對應的非重疊脈沖S1～S5。
該非重疊脈沖S1～S5被分別輸出到多輸入OR電路OR的輸入端子，由該多輸入OR電路OR獲得該非重疊脈沖S1～S5的邏輯和。
其結果，如圖8所示，將多相時鐘Ck1～Ck10的5倍頻率的倍頻時鐘OUT從圖6的多輸入OR電路OR的輸出端子輸出。
但是，在現有的時鐘倍頻電路中，為了由多相時鐘Ck1～Ck10生成非重疊脈沖S1～S5，而使用5個RS觸發器FF1～FF5，同時為了由非重疊脈沖S1～S5生成倍頻時鐘OUT，而使用多輸入OR電路OR。
這里，如果為了由多相時鐘Ck1～Ck10生成非重疊脈沖S1～S5而使用5個RS觸發器FF1～FF5，則電路規模增大，不僅芯片面積和消耗電力增加，而且非重疊脈沖S1～S5間的電路性的失配增大，成為倍頻時鐘OUT抖動的原因。
此外，在為了由非重疊脈沖S1～S5生成倍頻時鐘OUT而使用多輸入OR電路OR時，存在難以一邊抑制抖動和消耗電力的增加，同時對付輸入端子數的增加的問題。

發明內容
因此，本發明的目的在于提供可由多相時鐘直接生成倍頻時鐘的多相時鐘處理電路和時鐘倍頻電路。
為了解決上述課題，根據方案1所述的多相時鐘處理電路，其特征在于，它包括輸出電平切換裝置，與多相時鐘的上升沿或下降沿同步，在高電平和低電平之間交替切換輸出電平；以及浮置狀態設定裝置，在所述輸出電平的切換后，將所述輸出電平設定為浮置狀態。
由此，可使用多相時鐘的上升沿或下降沿來生成脈沖信號，同時可使該脈沖信號的輸出電平為浮置狀態，即使在對多個輸出電平進行合成時，也可以防止在這些輸出電平之間產生干擾。
根據方案2所述的多相時鐘處理電路，其特征在于，它包括電荷積蓄部分，被設置于輸出端子上；第1開關元件，與多相時鐘的某一個時鐘的上升沿或下降沿同步，在規定期間內使所述輸出端子以高電平電位導通；以及第2開關元件，與多相時鐘的另一個時鐘的上升沿或下降沿同步，在規定期間內使所述輸出端子以低電平電位導通。
由此，可根據多相時鐘的上升沿或下降沿來生成脈沖信號，同時使該脈沖信號的輸出電平為浮置狀態，并原封不動地維持。
因此，可由多相時鐘直接生成倍頻時鐘，由多相時鐘生成倍頻時鐘，所以不必將多相時鐘變換成非重疊脈沖。
其結果，不僅不需要用于由多相時鐘來生成非重疊脈沖的RS觸發器，而且也不需要用于由非重疊脈沖來生成倍頻時鐘的多輸入OR電路，即使在多相時鐘的輸入端子數增加時，也可以抑制電路規模的增大，可抑制芯片面積和消耗電力的增大，同時可降低各相間的電路失配，抑制抖動。
根據方案3所述的多相時鐘處理電路，其特征在于，所述規定期間比多相時鐘的相位偏差量短。
由此，即使在將第1開關元件或第2開關元件分別并聯多個時，可僅使各開關元件的某個開關元件為導通狀態，而其余的開關元件為浮置狀態，可以防止多個開關元件同時為導通狀態，防止多個開關元件的輸出電平產生干擾。
根據方案4所述的多相時鐘處理電路，其特征在于，將所述第1開關元件和所述第2開關元件分別并聯多個；與所述多相時鐘的各相的上升沿或下降沿同步，使所述第1開關元件和所述第2開關元件交替導通。
由此，每當多相時鐘的各相上升或下降，可使輸出端子的輸出電平交替切換為高電平和低電平，同時可以使該輸出電平為浮置狀態，即使在將多個開關元件的輸出端子共用連接時，也可以使所有開關元件的輸出電平跟蹤某個開關元件的輸出電平。
因此，僅將第1開關元件和第2開關元件分別并聯多個，可防止與其他開關元件的輸出的干擾，并且可以將各開關元件的輸出電平進行合成，不需要為了合成各開關元件的輸出電平而使用多輸入OR電路，所以不增加工作電壓，可以增加多相時鐘的輸入端子數，并可容易地增加倍頻時鐘的頻率。
而且，僅根據上升沿或下降沿的某一方的輸入定時，就可規定倍頻時鐘的占空率，即使在多相時鐘的占空率有偏差時，如果與上升沿或下降沿的某一方的輸入定時一致，就可以使倍頻時鐘的占空率一致，可以提高時鐘質量。
根據方案5所述的多相時鐘處理電路，其特征在于，將所述第1開關元件和所述第2開關元件分別各并聯N個；與2N個多相時鐘的第(2n-1)相的上升沿或下降沿同步，使第n(n＝1～N)號的第1開關元件導通；與2N個多相時鐘的第(2n-1)相的上升沿或下降沿同步，使第n(n＝1～N)號的笫2開關元件導通。
由此，僅將第1開關元件和第2開關元件分別各并聯N個，就可生成多相時鐘的N倍頻率的倍頻時鐘，不需要為了生成N倍頻率的倍頻時鐘而使用RS觸發器和多輸入OR電路，所以可抑制電路規模的增大，可抑制芯片面積和消耗電力的增大，同時可抑制抖動，并且容易地實現時鐘的高頻化。
根據方案6所述的多相時鐘處理電路，其特征在于，所述第1開關元件包括第1和第2P溝道型場效應晶體管，被串聯連接在所述高電平和輸出端子之間；以及第1反相器，將輸入到所述第1和笫2P溝道型場效應晶體管的某一個晶體管的柵極端子上的某個多相時鐘的反相信號延遲規定期間后輸出到另一個柵極端子；所述第2開關元件包括第1和第2N溝道型場效應晶體管，被串聯連接在所述低電平和輸出端子之間；以及第2反相器，將輸入到所述第1和第2N溝道型場效應晶體管的某一個晶體管的柵極端子上的某個多相時鐘延遲規定期間后輸出到另一個柵極端子。
由此，通過串聯連接4個晶體管，每當多相時鐘的各相上升或下降，可將輸出端子的輸出電平交替切換為高電平和低電平，同時可將該輸出電平設為浮置狀態。
因此，可由多相時鐘直接生成倍頻時鐘，不需要為了由多相時鐘生成倍頻時鐘而將多相時鐘變換為非重疊脈沖。
此外，通過將串聯連接的4個晶體管簡單并聯連接，可以對付多相時鐘的輸入端子數的增加，可實現低工作電壓，并且可實現時鐘的高頻化，同時無論多相時鐘的輸入數如何，都可以維持輸入的對稱構造，可以防止時鐘質量的惡化。
其結果，由多相時鐘生成倍頻時鐘，所以可以不需要RS觸發器和多輸入OR電路，可以抑制電路規模的增大，抑制芯片面積和消耗電力的增大，同時還可以抑制抖動。
根據方案7所述的時鐘倍頻電路，其特征在于，它包括多相時鐘生成電路，生成多相時鐘；以及多相時鐘處理電路，從所述多相時鐘直接生成倍頻時鐘。
由此，由多相時鐘來生成倍頻時鐘，不需要生成非重疊脈沖，所以不需要使用RS觸發器和多輸入OR電路，可抑制電路規模，可抑制芯片面積和消耗電力的增大，同時可抑制抖動，并且實現時鐘的高頻化。
根據方案8所述的時鐘倍頻電路，其特征在于，所述多相時鐘生成電路是PLL電路或DLL電路。
這里，通過使用PLL電路或DLL電路，可容易地生成多相時鐘。
特別是通過使用PLL電路，可容易地生成相位偏差量均勻的多相時鐘。
另一方面，通過使用DLL電路，可不使用振蕩器來生成N倍頻率的時鐘，可以防止振蕩器中產生固有的低頻噪聲。
根據方案9所述的時鐘倍頻電路，其特征在于，所述多相時鐘處理電路包括電荷積蓄部分，被設置于輸出端子上；第1開關元件，與多相時鐘的某一個時鐘的上升沿或下降沿同步，在規定期間內使所述輸出端子以高電平電位導通；以及第2開關元件，與多相時鐘的另一個時鐘的上升沿或下降沿同步，在規定期間內使所述輸出端子以低電平電位導通。
由此，可由多相時鐘直接生成倍頻時鐘，由多相時鐘生成倍頻時鐘，所以不需要將多相時鐘變換成非重疊脈沖。
因此，不僅不需要由多相時鐘來生成非重疊脈沖的RS觸發器，而且也不需要由非重疊脈沖來生成倍頻時鐘的多輸入OR電路，可抑制電路規模的增大，可抑制芯片面積和消耗電力的增大，同時還可抑制抖動。
根據方案10所述的時鐘倍頻電路，其特征在于，所述多相時鐘處理電路將所述第1開關元件和所述第2開關元件分別并聯多個；與所述多相時鐘的各相的上升沿或下降沿同步，使所述第1開關元件和所述第2開關元件交替導通。
由此，僅將第1開關元件和第2開關元件分別并聯多個，就可防止與其他開關元件的輸出的干擾，并且可以將各開關元件的輸出電平重合在一個時序上，可不增加工作電壓來增加多相時鐘的輸入端子數，可容易地增加倍頻時鐘的頻率。
根據方案11所述的時鐘倍頻電路，其特征在于，所述多相時鐘處理電路將所述第1開關元件和所述第2開關元件分別各并聯N個；與2N個多相時鐘的第(2n-1)相的上升沿或下降沿同步，使第n(n＝1～N)號的第1開關元件導通；與2N個多相時鐘的第(2n-1)相的上升沿或下降沿同步，使第n(n＝1～N)號的第2開關元件導通。
由此，僅將第1開關元件和第2開關元件分別各并聯N個，就可生成多相時鐘的N倍頻率的倍頻時鐘，不需要為了生成N倍頻率的倍頻時鐘而使用RS觸發器和多輸入OR電路，所以可抑制電路規模的增大，可抑制芯片面積和消耗電力的增大，同時可抑制抖動，并且容易地實現時鐘的高頻化。
根據方案12所述的時鐘倍頻電路，其特征在于，所述第1開關元件包括第1和第2P溝道型場效應晶體管，被串聯連接在所述高電平和輸出端子之間；以及第1反相器，將輸入到所述第1和第2P溝道型場效應晶體管的某一個晶體管的柵極端子上的某個多相時鐘的反相信號延遲規定期間后輸出到另一個柵極端子；所述第2開關元件包括第1和第2N溝道型場效應晶體管，被串聯連接在所述低電平和輸出端子之間；以及第2反相器，將輸入到所述第1和第2N溝道型場效應晶體管的某一個晶體管的柵極端子上的某個多相時鐘延遲規定期間后輸出到另一個柵極端子。
由此，通過串聯連接4個晶體管，可由多相時鐘直接生成倍頻時鐘，由多相時鐘生成倍頻時鐘，所以不需要將多相時鐘變換為非重疊脈沖。
因此，可由多相時鐘生成倍頻時鐘，不需要使用RS觸發器和多輸入OR電路，可抑制電路規模的增大，可抑制芯片面積和消耗電力的增大，同時還可抑制抖動。
此外，即使在多相時鐘的輸入數增加時，通過對應于該輸入數來并聯連接開關元件，可以生成倍頻時鐘，不需要增加晶體管的串聯連接數，所以可容易地應用于低電壓IC處理。
而且，并聯連接在多相時鐘輸入端子上的開關元件可以具有相同的結構，即使在多相時鐘輸入端子數增大時，也可以維持對稱構造，所以可不增大抖動來生成N倍頻率的時鐘。


圖1是表示本發明一實施例的多相時鐘處理電路的結構圖。
圖2是表示本發明一實施例的多相時鐘處理電路的工作的時序圖。
圖3是表示用于本發明第1實施例的時鐘倍頻電路中的DLL電路結構例的方框圖。
圖4是表示用于本發明第2實施例的時鐘倍頻電路中的PLL電路結構例的方框圖。
圖5是表示圖4的電壓控制振蕩器結構例的圖。
圖6是表示用于現有的時鐘倍頻電路中的邏輯合成電路結構例的圖。
圖7是表示用于時鐘倍頻電路中的一例多相時鐘的圖。
圖8是表示用于生成以往的倍頻時鐘的一例非重疊脈沖的圖。
P1-P5，P1’-P5’為PMOS晶體管N1-N5，N1’-N5’為NMOS晶體管IV1-IV10，IV0為反相器C1為寄生電容BL1-BL15為電路塊PD，11為相位比較器CP，12為電荷泵電路C2為電容H1-H10為延遲電路13為壓控振蕩器SH1-SH5為差動型可變延遲反相器SH6-SH10為差動型反相器具體實施方式
以下，參照附圖來說明本發明實施例的多相時鐘處理電路和時鐘倍頻電路。
圖1是表示本發明一實施例的多相時鐘處理電路的結構圖。
再有，在以下的說明中，作為多相時鐘，如圖7所示，以輸入每(π/N＝π/5)相位偏差的2N＝10個時鐘信號Ck1～Ck10的情況為例來說明。
在圖1中，該多相時鐘處理電路對應于2N＝2×5＝10個時鐘信號Ck1～Ck10，由N＝5個電路塊BL1～BL5構成，在各電路塊BL1～BL5中，設置相互串聯連接的2個PMOS晶體管，同時設置相互串聯連接的2個NMOS晶體管。
即，在電路塊BL1中，在高電平電位HL和輸出端子U1之間，串聯連接PMOS晶體管P1和PMOS晶體管P1’，同時在低電平電位LL和輸出端子U1之間，串聯連接NMOS晶體管N1和NMOS晶體管N1’。
在電路塊BL2中，在高電平電位HL和輸出端子U2之間，串聯連接PMOS晶體管P2和PMOS晶體管P2’，同時在低電平電位LL和輸出端子U2之間，串聯連接NMOS晶體管N2和NMOS晶體管N2’。
在電路塊BL3中，在高電平電位HL和輸出端子U3之間，串聯連接PMOS晶體管P3和PMOS晶體管P3’，同時在低電平電位LL和輸出端子U3之間，串聯連接NMOS晶體管N3和NMOS晶體管N3’。
在電路塊BL4中，在高電平電位HL和輸出端子U4之間，串聯連接PMOS晶體管P4和PMOS晶體管P4’，同時在低電平電位LL和輸出端子U4之間，串聯連接NMOS晶體管N4和NMOS晶體管N4’。
在電路塊BL5中，在高電平電位HL和輸出端子U5之間，串聯連接PMOS晶體管P5和PMOS晶體管P5’，同時在低電平電位LL和輸出端子U5之間，串聯連接NMOS晶體管N5和NMOS晶體管N5’。
這里，在PMOS晶體管P1的柵極上，輸入時鐘信號Ck1的反相信號Ck1B，同時在PMOS晶體管P1’的柵極上通過反相器IV1輸入時鐘信號Ck1的反相信號Ck1B。
在NMOS晶體管N1的柵極上，輸入時鐘信號Ck2，同時在NMOS晶體管N1’的柵極上通過反相器IV2輸入時鐘信號Ck2。
在PMOS晶體管P2的柵極上，輸入時鐘信號Ck3的反相信號Ck3B，同時在PMOS晶體管P2’的柵極上通過反相器IV3輸入時鐘信號Ck3的反相信號Ck3B。
在NMOS晶體管N2的柵極上，輸入時鐘信號Ck4，同時在NMOS晶體管N2’的柵極上通過反相器IV4輸入時鐘信號Ck4。
在PMOS晶體管P3的柵極上，輸入時鐘信號Ck5的反相信號Ck5B，同時在PMOS晶體管P3’的柵極上通過反相器IV5輸入時鐘信號Ck5的反相信號Ck5B。
在NMOS晶體管N3的柵極上，輸入時鐘信號Ck6，同時在NMOS晶體管N3’的柵極上通過反相器IV6輸入時鐘信號Ck6。
在PMOS晶體管P4的柵極上，輸入時鐘信號Ck7的反相信號Ck7B，同時在PMOS晶體管P4’的柵極上通過反相器IV7輸入時鐘信號Ck7的反相信號Ck7B。
在NMOS晶體管N4的柵極上，輸入時鐘信號Ck8，同時在NMOS晶體管N4’的柵極上通過反相器IV8輸入時鐘信號Ck8。
在PMOS晶體管P5的柵極上，輸入時鐘信號Ck9的反相信號Ck9B，同時在PMOS晶體管P5’的柵極上通過反相器IV9輸入時鐘信號Ck9的反相信號Ck9B。
在NMOS晶體管N5的柵極上，輸入時鐘信號Ck10，同時在NMOS晶體管N5’的柵極上通過反相器IV10輸入時鐘信號Ck10。
然后，將各電路快BL1～BL5的輸出端子U1～U5共用連接，同時這些輸出端子U1～U5通過反相器IV0連接到輸出端子T0。再有，在輸出端子U1～U5中，存在寄生電容C1。
這里，反相器IV1～IV10使輸入信號反相，同時確保作為最低限度所需的輸入信號的延遲時間，為了確保必要的延遲時間，將反相器IV1～IV10有意地降低驅動能力來設計。
再有，在圖1的例子中，說明了分別通過一級反相器IV1～IV10，將輸入信號輸入到PMOS晶體管P1’～P5’和NMOS晶體管N1’～N5’的各柵極的方法，但為了調整這些輸入信號的延遲量，也可以分別通過奇數個反相器，將輸入信號輸入到PMOS晶體管P1’～P5’和NMOS晶體管N1’～N5’的各柵極。
此外，在圖1的例子中，說明了將反相器IV1～IV10分別設置在PMOS晶體管P1’～P5’和NMOS晶體管N1’～N5’的各柵極上的方法，但也可以將反相器IV1～IV10分別設置在PMOS晶體管P1～P5和NMOS晶體管N1～N5的各柵極上。
圖2是表示本發明一實施例的多相時鐘處理電路工作的時序圖。再有，在以下說明中，將各反相器IV1～IV10的延遲時間設定為t。
在圖2的時刻t1，如果時鐘信號Ck1上升(即，從低電平變化為高電平)，則其反相信號Ck1B下降(即，從高電平變化為低電平)。
然后，該反相信號Ck1B被輸入到PMOS晶體管P1的柵極，所以PMOS晶體管P1導通。
另一方面，在PMOS晶體管P1’的柵極上連接反相器IV1，該反相信號Ck1B通過反相器IV1被輸入到PMOS晶體管P1’的柵極。
因此，輸入到PMOS晶體管P1’的柵極上的時鐘信號Ck1’從反相信號Ck1B的上升時刻t1被延遲了延遲時間t后上升(即，從低電平變化為高電平)，在時刻t1，PMOS晶體管P1’的柵極仍為低電平。
其結果，在時刻t1，PMOS晶體管P1導通，同時PMOS晶體管P1’的導通狀態被照樣維持，輸出端子U1以高電平電位導通。
另一方面，在時刻t1，時鐘信號Ck2的電平為定常狀態，使NMOS晶體管N1、N1’的至少一個晶體管截止，所以輸出端子U1由低電平電位斷路。
其結果，電路塊BL1的輸出端子U1變化為高電平。
此外，在時刻t1，其他電路塊BL2～BL5的時鐘信號Ck3～Ck10除了時鐘信號Ck6以外為定常狀態，在時刻t1，時鐘信號Ck6的反相信號Ck6’的電平為低電平，所以NMOS晶體管N3’為截止。
因此，在時刻t1，其他電路塊BL2～BL5的輸出端子U2～U5都被高電平和低電平的某個電位斷路，成為浮置狀態。
其結果，即使在將電路塊BL1～BL5的輸出端子U1～U5共用連接時，在時刻t1，也可以防止電路決BL1的輸出端子U1的輸出與其他電路塊BL2～BL5的輸出產生干擾。
因此，在時刻t1，通過來自電路塊BL1的輸出端子U1的輸出，來規定電路塊BL1～BL5整體輸出OUT，電路塊BL1的輸出端子U1的電平由反相器IV0反相，將倍頻時鐘OUT從高電平變化為低電平。
接著，如果從時刻t經過延遲時間t變為時刻t2，則由反相器IV1延遲的時鐘信號Ck1’上升，PMOS晶體管P1’的柵極變為高電平，所以使PMOS晶體管P1’截止。
其結果，輸出端子U1由高電平電位斷路，輸出端子U1成為浮置狀態(在圖2中用Z表示)。
這里，在輸出端子U1中存在寄生電容C1，即使在輸出端子U1為浮置狀態時，通過該寄生電容C1的電荷保持作用，電路塊BL1～BL5整體的輸出OUTB仍可以維持高電平，倍頻時鐘OUT可以維持低電平。
接著，如果變成時刻t3，則時鐘信號Ck2上升(即，從低電平變化為高電平)，該時鐘信號Ck2被輸入到NMOS晶體管N1的柵極，所以NMOS晶體管N1導通。
另一方面，在NMOS晶體管N1’的柵極上連接反相器IV2，該時鐘信號Ck2通過反相器IV2被輸入到NMOS晶體管N1的柵極。
因此，輸入到NMOS晶體管N1’的柵極上的時鐘信號Ck2B’從時鐘信號Ck2的上升時刻t3被延遲了延遲時間t后下降(即，從高電平變化為低電平)，在時刻t3，NMOS晶體管N1’的柵極仍為高電平。
其結果，在時刻t3，NMOS晶體管N1導通，同時NMOS晶體管N1’的導通狀態被照樣維持，輸出端子U1以低電平電位導通。
另一方面，在時刻t3，時鐘信號Ck1的電平為定常狀態，PMOS晶體管P1、P1’的至少一個晶體管截止，所以輸出端子U1由高電平電位斷路。
其結果，電路塊BL1的輸出端子U1變化為低電平。
此外，在時刻t3，其他電路塊BL2～BL5的時鐘信號Ck3～Ck10除了時鐘信號Ck7以外為定常狀態，而在時刻t7時鐘信號Ck7的反相信號Ck7’的電平為高電平，所以PMOS晶體管P4’變為截止。
因此，在時刻t3，其他電路塊BL2～BL5的輸出端子U1～U5也由高電平和低電平的某個電位斷路，成為浮置狀態。
其結果，即使在電路決BL1～BL5的輸出端子U1～U5共用連接時，在時刻t3，也可以防止電路塊BL1的輸出端子U1的輸出對其他電路塊BL2～BL5的輸出產生干擾。
因此，在時刻t3，通過來自電路塊BL1的輸出端子U1的輸出，來規定電路塊BL1～BL5整體的輸出OUT，電路塊BL1的輸出端子U1的電平由反相器IVo反相，將倍頻時鐘OUT從低電平變化為高電平。
接著，如果從時刻t3經過延遲時間t變為時刻t4，則由反相器IV2延遲的時鐘信號Ck2B’下降，NMOS晶體管N1’的柵極變為低電平，所以使NMOS晶體管N1’截止。
其結果，輸出端子U1由低電平電位斷路，輸出端子U1成為浮置狀態(在圖2中用Z表示)。
這里，在輸出端子U1中存在寄生電容C1，即使在輸出端子U1為浮置狀態時，通過該寄生電容C1的電荷保持作用，電路塊BL1～BL5整體的輸出OUTB仍可以維持低電平，倍頻時鐘OUT可以維持高電平。
以下，對于其他時鐘信號Ck3～Ck10，也通過電路塊BL2～BL5重復進行同樣的動作。
因此，倍頻時鐘OUT每當多相時鐘Ck1～Ck10依次上升，就重復進行高電平和低電平之間的狀態轉移，可以生成多相時鐘Ck1～Ck10的5倍頻率的倍頻時鐘OUT。
這樣，在各電路塊BL1～BL5的輸出端子U1～U5的電平變化后，通過使其輸出端子U1～U5為浮置狀態，即使在將電路塊BL1～BL5的輸出端子U1～U5共用連接時，也可以防止各電路塊BL1～BL5間的輸出干擾，并且可以使各電路塊BL1～BL5的輸出作為電路塊BL1～BL5整體的輸出。
其結果，即使在多相時鐘的相數增加時，僅將電路塊BL1～BL5簡單地并聯連接，就可以生成倍頻時鐘，不需要為了合成各電路塊BL1～BL5的輸出而使用多輸入OR電路。
因此，即使在多相時鐘的相數增加時，也不需要增加晶體管的串聯連接數，所以可使用低電壓IC處理，可實現時鐘的高頻化。
此外，即使在多相時鐘的相數增加時，也可僅將電路塊BL1～BL5簡單串聯連接，可以維持各輸入端子的對稱構造，所以可以抑制抖動的增加，可以實現時鐘的高頻化。
此外，僅使用多相時鐘Ck1～Ck10的上升沿，可直接生成倍頻時鐘OUT，所以不需要由多相時鐘Ck1～Ck10生成非重疊脈沖的RS觸發器。
因此，即使在多相時鐘Ck1～Ck10的輸入端子數增加時，也可抑制電路規模的增大，可以抑制芯片面積和消耗電力的增大，同時可以降低多相時鐘Ck1～Ck10的各相間的各電路塊BL1～BL5的失配，可以抑制抖動。
而且，通過僅使用多相時鐘Ck1～Ck10的上升沿，來生成倍頻時鐘OUT，從而即使在多相時鐘Ck1～Ck10的占空率偏離50％時，也可以將倍頻時鐘OUT的占空率維持在50％，同時將倍頻時鐘OUT的占空率降低到0％，或上升到100％，可以防止脈沖消失。
再有，在將電路塊BL1～BL5的輸出端子U1～U5共用連接時，為了防止電路塊BL1～BL5間的輸出干擾，需要將反相器IV1～IV10的各延遲量t設定得小于多相時鐘的相位偏差量(π/N)。
下面，說明圖1的多相時鐘處理電路采用的時鐘倍頻電路。
圖3是表示在本發明第1實施例的時鐘倍頻電路中使用的DLL電路的結構例方框圖。
在圖3中，在DLL電路中，設置相位比較器PD、電荷泵電路CP、電容器C2和可變延遲電路H1～H10。
這里，將可變延遲電路H1～H10串聯連接，從各可變延遲電路H1～H10輸出多相時鐘Ck1～Ck10，同時在可變延遲電路H1～H10的初級上輸入圖7的基準信號Sref，將可變延遲電路H1～H10的最后級的輸出信號Ck10反饋給相位比較器PD。
然后，由相位比較器PD比較反饋給相位比較器PD的信號Ck10和基準信號Sref，對應于信號Ck10和基準信號Sref的相位偏差，將Up信號或Down信號輸出到電荷泵電路CP。
在電荷泵電路CP中，如果輸出Up信號，則對電容器C2進行充電，而如果輸出Down信號，則使積蓄在電容器C2中的電荷放電。因而，將由電容器C2中積蓄的電荷規定的電壓作為控制電壓Vc輸出到各可變延遲電路H1～H10。
各可變延遲電路H1～H10因控制電壓Vc而變化延遲量，從各可變延遲電路H1～H10輸出的多相時鐘Ck1～Ck10被控制延遲量，以便信號Ck10和基準信號Sref的相位相一致。
其結果，如圖7所示，可以生成相位每偏差1/10周期的10相的多相時鐘Ck1～Ck10。
圖3的DLL電路生成的多相時鐘Ck1～Ck10可以用作圖1的多相時鐘處理電路的輸入信號。
這里，通過使用DLL電路來生成多相時鐘Ck1～Ck10，從而不使用振蕩器就可以生成N倍頻率的時鐘，可以防止產生振蕩器中固有的低頻噪聲。
圖4是表示本發明第2實施例的時鐘倍頻電路中采用的PLL電路的結構例方框圖，圖5是表示圖4的電壓控制振蕩器的結構例的圖。
在圖4、圖5中，在PLL電路中，設置相位比較器11、電荷泵電路12和電壓控制振蕩器13，在電壓控制振蕩器13中，設置差動型可變延遲反相器SH1～SH5和差動型反相器SH6～SH10。
這里，將差動型可變延遲反相器SH1～SH5級聯連接，通過將差動型可變延遲反相器SH1～SH5的最后級連接到差動型可變延遲反相器SH1～SH5的初級，來構成環形振蕩器。
此外，在各差動型可變延遲反相器SH1～SH5中，輸入從電荷泵電路12輸出的控制電壓Vc，根據該控制電壓Vc來控制延遲量。
而且，將差動型可變延遲反相器SH11的反相輸出端子連接到差動型反相器SH6的非反相輸入端子，將差動型可變延遲反相器SH1的非反相輸出端子連接到差動型反相器SH6的反相輸入端子，將差動型可變延遲反相器SR2的反相輸出端子連接到差動型反相器SH7的非反相輸入端子，將差動型可變延遲反相器SH2的非反相輸出端子連接到差動型反相器SH7的反相輸入端子，將差動型可變延遲反相器SH3的反相輸出端子連接到差動型反相器SH8的非反相輸入端子，將差動型可變延遲反相器SH3的非反相輸出端子連接到差動型反相器SH8的反相輸入端子，將差動型可變延遲反相器SH4的反相輸出端子連接到差動型反相器SH9的非反相輸入端子，將差動型可變延遲反相器SH4的非反相輸出端子連接到差動型反相器SH9的反相輸入端子，將差動型可變延遲反相器SH5的反相輸出端子連接到差動型反相器SH10的非反相輸入端子，將差動型可變延遲反相器SH5的非反相輸出端子連接到差動型反相器SH10的反相輸入端子。
然后，從差動型反相器SH6～SH10的非反相輸出端子輸出多相時鐘Ck1～Ck5，同時從差動型反相器SH6～SH10的反相輸出端子輸出多相時鐘Ck6～Ck10。
這里，將從電壓控制振蕩器13輸出的多相時鐘Ck1～Ck10的某個時鐘輸入到相位比較器11。
在相位比較器11中，輸入圖7的基準信號Sref，將從電壓控制振蕩器13輸入的信號與基準信號Sref進行比較。然后，對應于從電壓控制振蕩器13輸入的信號和基準信號Sref的相位偏差，將Up信號或Down信號輸出到電荷泵電路12。
如果輸出Up信號，則電荷泵電路12使控制電壓Vc上升，而如果輸出Down信號，則使控制電壓Vc下降，并將該控制電壓Vc輸出到電壓控制振蕩器13。
在電壓控制振蕩器13中，由控制電壓Vc來使差動型可變延遲反相器SH1～SH5的延遲量變化，從差動型反相器SH6～SH10輸出的多相時鐘Ck1～Ck10被控制延遲量，以便從電壓控制振蕩器13輸出的信號和基準信號Sref的相位一致。
其結果，如圖7所示，可以生成相位每偏差1/10周期的10相的多相時鐘Ck1～Ck10。
再有，圖7的PLL電路生成的多相時鐘Ck1～Ck10可以用作圖1的多相時鐘處理電路的輸入信號。
這樣，通過使用生成多相時鐘Ck1～Ck10的PLL電路，可以容易地生成相位偏差量均勻的多相時鐘。
再有，在上述實施例中，說明了使用多相時鐘Ck1～Ck10的上升沿來生成倍頻時鐘OUT的方法，但也可以使用多相時鐘Ck1～Ck10的下降沿來生成倍頻時鐘OUT。
此外，也可以使用多相時鐘的上升沿和下降沿來生成倍頻時鐘，由此，不使用2N相的多相時鐘，而僅使用N相的多相時鐘，就可以生成N倍頻的倍頻時鐘(其中，N限于奇數)。
如以上說明，根據本發明，可由多相時鐘直接生成倍頻時鐘，不需要使用RS觸發器和多輸入OR電路，所以可抑制電路規模，可抑制芯片面積和消耗電力的增大，同時可抑制抖動，并可容易地實現時鐘的高頻化。
權利要求
1.一種多相時鐘處理電路，其特征在于，包括輸出電平切換裝置，與多相時鐘的上升沿或下降沿同步，在高電平和低電平之間交替切換輸出電平；以及浮置狀態設定裝置，在所述輸出電平的切換后，將所述輸出電平設定為浮置狀態。
2.一種多相時鐘處理電路，其特征在于，包括電荷積蓄部分，被設置于輸出端子上；第1開關元件，與多相時鐘的某一個時鐘的上升沿或下降沿同步，在規定期間內使所述輸出端子以高電平電位導通；以及笫2開關元件，與多相時鐘的另一個時鐘的上升沿或下降沿同步，在規定期間內使所述輸出端子以低電平電位導通。
3.如權利要求2所述的多相時鐘處理電路，其特征在于，所述規定期間比多相時鐘的相位偏差量短。
4.如權利要求2或3所述的多相時鐘處理電路，其特征在于，將所述第1開關元件和所述第2開關元件分別并聯多個；與所述多相時鐘的各相的上升沿或下降沿同步，使所述第1開關元件和所述第2開關元件交替導通。
5.如權利要求4所述的多相時鐘處理電路，其特征在于，將所述第1開關元件和所述第2開關元件分別各并聯N個；與2N個多相時鐘的第(2n-1)相的上升沿或下降沿同步，使第n(n＝1～N)號的第1開關元件導通；與2N個多相時鐘的第(2n-1)相的上升沿或下降沿同步，使第n(n＝1～N)號的第2開關元件導通。
6.如權利要求2～5的任何一項所述的多相時鐘處理電路，其特征在于，所述第1開關元件包括第1和第2P溝道型場效應晶體管，被串聯連接在所述高電平和輸出端子之間；以及第1反相器，將輸入到所述第1和第2P溝道型場效應晶體管的某一個晶體管的柵極端子上的某個多相時鐘的反相信號延遲規定期間后輸出到另一個柵極端子；所述第2開關元件包括第1和第2N溝道型場效應晶體管，被串聯連接在所述低電平和輸出端子之間；以及第2反相器，將輸入到所述第1和第2N溝道型場效應晶體管的某一個晶體管的柵極端子上的某個多相時鐘延遲規定期間后輸出到另一個柵極端子。
7.一種時鐘倍頻電路，其特征在于，包括多相時鐘生成電路，生成多相時鐘；以及多相時鐘處理電路，從所述多相時鐘直接生成倍頻時鐘。
8.如權利要求7所述的時鐘倍頻電路，其特征在于，所述多相時鐘生成電路是PLL電路或DLL電路。
9.如權利要求7或8所述的時鐘倍頻電路，其特征在于，所述多相時鐘處理電路包括電荷積蓄部分，被設置于輸出端子上；第1開關元件，與多相時鐘的某一個時鐘的上升沿或下降沿同步，在規定期間內使所述輸出端子以高電平電位導通；以及第2開關元件，與多相時鐘的另一個時鐘的上升沿或下降沿同步，在規定期間內使所述輸出端子以低電平電位導通。
10.如權利要求9所述的時鐘倍頻電路，其特征在于，所述多相時鐘處理電路將所述第1開關元件和所述第2開關元件分別并聯多個；與所述多相時鐘的各相的上升沿或下降沿同步，使所述第1開關元件和所述第2開關元件交替導通。
11.如權利要求10所述的時鐘倍頻電路，其特征在于，所述多相時鐘處理電路將所述第1開關元件和所述第2開關元件分別各并聯N個；與2N個多相時鐘的第(2n-1)相的上升沿或下降沿同步，使第n(n＝1～N)號的第1開關元件導通；與2N個多相時鐘的第(2n-1)相的上升沿或下降沿同步，使第n(n＝1～N)號的第2開關元件導通。
12.如權利要求9～11的任何一項所述的時鐘倍頻電路，其特征在于，所述第1開關元件包括第1和第2P溝道型場效應晶體管，被串聯連接在所述高電平和輸出端子之間；以及第1反相器，將輸入到所述第1和第2P溝道型場效應晶體管的某一個晶體管的柵極端子上的某個多相時鐘的反相信號延遲規定期間后輸出到另一個柵極端子；所述第2開關元件包括第1和第2N溝道型場效應晶體管，被串聯連接在所述低電平和輸出端子之間；以及第2反相器，將輸入到所述第1和第2N溝道型場效應晶體管的某一個晶體管的柵極端子上的某個多相時鐘延遲規定期間后輸出到另一個柵極端子。
全文摘要
一種多相時鐘處理電路和時鐘倍頻電路，由多相時鐘直接生成倍頻時鐘。在電路塊BL1中，在高電平電位HL和輸出端子U1之間，串聯連接PMOS晶體管P1和PMOS晶體管P1’，同時在低電平電位LL和輸出端子U1之間，串聯連接NMOS晶體管N1和NMOS晶體管N1’，在PMOS晶體管P1的柵極上輸入時鐘信號Ck1的反相信號Ck1B，同時在PMOS晶體管P1’的柵極上通過反相器IV1輸入時鐘信號Ck1的反相信號Ck1B，在NMOS晶體管N1的柵極上輸入時鐘信號Ck2，同時在NMOS晶體管N1’的柵極上通過反相器IV2輸入時鐘信號Ck2。
文檔編號H03L7/08GK1428678SQ0215708
公開日2003年7月9日 申請日期2002年12月24日 優先權日2001年12月25日
發明者神崎實 申請人:精工愛普生株式會社