溝槽功率器件及制作方法
【專利摘要】本發明揭示了一種溝槽功率器件及制作方法。本發明提供的一種溝槽功率器件及制作方法，通過在第一溝槽和第二溝槽的上部形成具有一定厚度第一介質層，使得溝槽柵極區域距離半導體襯底表面有一定距離，再進行接觸孔刻蝕時，可以使接觸孔的線寬進一步做的更小。從而在現有光刻設備條件下實現更小線寬和更大的套刻余量，進而實現更小線寬的器件結構的生產，同時使產品的參數和可靠性滿足要求。
【專利說明】
溝槽功率器件及制作方法
技術領域
[0001] 本發明涉及半導體設備領域，特別是涉及一種溝槽功率器件及制作方法。
【背景技術】
[0002] 功率器件可分為功率1C(集成電路)器件和功率分立器件兩類，功率分立器件又包 括功率M0SFET(金屬-氧化物半導體場效應晶體管）、大功率晶體管和IGBT(絕緣柵雙極型晶 體管)等器件。早期功率器件均是基于平面工藝生產，但隨著半導體技術的發展，小尺寸、大 功率、高性能成為了主要的發展趨勢。以平面工藝M0SFET器件為例，由于其本身體內JFET (結型場效應晶體管)寄生電阻的限制，單個原胞的面積減小有限，這樣就使增加原胞密度 變得很困難，很難使平面工藝M0SFET的導通電阻(RDS0N)進一步減小。溝槽工藝由于將溝道 從水平變成垂直，消除了平面結構寄生JFET電阻的影響，使元胞尺寸大大縮小，在此基礎上 可增加原胞密度，提高單位面積芯片內溝道的總寬度，就可以使得器件在單位硅片上的溝 道寬長比增大從而使電流增大、導通電阻下降以及相關參數得到優化，實現了更小尺寸的 管芯擁有更大功率和高性能的目標，因此溝槽工藝越來越多運用于新型功率器件中。
[0003] 隨著半導體技術的發展，為了實現更低的成本優勢以及最小線寬持續變小，現有 典型的溝槽功率器件中溝槽和接觸孔的線寬變小，Pi tch (節距)寬度同時壓縮，使得接觸孔 和柵極溝槽間的間距變窄，此時如果接觸孔的線寬做不到足夠小，對偏精度就不能滿足余 量要求，進而出現對偏等工藝問題，將會直接導致器件的結構難以實現，進而導致Vth(閾值 電壓）、BVds(漏源擊穿電壓）、Rdson甚至GS短路(柵源短路)等參數異常，形成可靠性風險。
[0004] 圖1所示為現有技術中溝槽功率器件中M0SFET在光刻設備極限能力下容易出現的 問題示意圖。其中，A區域代表的是接觸孔4的正常形貌，此時接觸孔4在半導體襯底1表面形 成的線寬為d 1，接觸孔4與其相鄰的溝槽5的間距分別為a 1和a2。當d 1的寬度在光刻設備的 能力范圍內時，其接觸孔4不會出現曝光不足、分辨率不佳等導致的形貌問題。當設備套刻 能力較佳的情況下，al和a2均能滿足產品設計的對偏余量范圍，|al_a2|越小越好，當al_a2 =〇時，說明對準精度最佳，套刻能力最佳。
[0005] B區域代表的是當接觸孔4的光刻線寬按設備極限能力設計但仍然不滿足預定的 線寬設計要求，最終使接觸孔4和溝槽5內的柵氧3、多晶硅2將要接觸甚至已經接觸上時的 異常形貌。此時接觸孔4在半導體襯底1表面形成的線寬為d2,接觸孔4與其相鄰的溝槽5的 間距分別為bl和b2。當bl和b2均小于產品允許的間距要求時，會出現Vth、BVds、Rdson等參 數異常，存在可靠性風險。當bl和b2已經無限小甚至為負數時候，接觸孔4已經和溝槽5內的 柵氧3、多晶硅2接觸，會出現GS短路等參數異常。這是典型的線寬偏大、設備能力不能滿足 產品更小尺寸加工的失效情況。
[0006] C區域代表的是當接觸孔4的光刻線寬滿足小線寬要求，但光刻設備套刻能力不能 滿足產品結構要求，最終使接觸孔4不在左右溝槽5的中間導致參數異常的結構形貌。此時 接觸孔4在半導體襯底1表面形成的線寬為d3,接觸孔4與其相鄰的溝槽5的間距分別為cl和 c2,其中，cl遠大于產品設計的對偏余量范圍，c2又小于產品設計的對偏余量范圍甚至接觸 孔4無限接近溝槽5內的柵氧3、多晶硅2，也容易出現Vth、BVds、Rdson甚至GS短路等參數異 常。這是典型的光刻設備線寬能力正常但套刻精度不能滿足產品更小尺寸的失效情況。如 果在C區域中，cl和c2均在產品設計的對偏范圍內則可以避免各種失效。
[0007] 因此，如何在現有光刻設備條件下實現更小線寬，保證接觸孔到槽柵結構的間距， 從而使接觸孔與溝槽套刻有足夠的余量，從而實現更小線寬的器件結構的生產，同時使產 品的參數和可靠性滿足要求，是本技術領域人員所要研究的內容。

【發明內容】

[0008] 本發明的目的在于提供一種溝槽功率器件及制作方法，在現有光刻設備條件下實 現更小線寬和更大的套刻余量，從而實現更小線寬的器件結構的生產，同時使產品的參數 和可靠性滿足要求。
[0009] 為解決上述技術問題，本發明提供一種溝槽功率器件的制作方法，包括：
[0010] 提供半導體襯底；
[0011] 在所述半導體襯底中形成第一溝槽和第二溝槽；
[0012] 在所述半導體襯底上及所述第一溝槽和第二溝槽的側壁和底壁上生長柵介電層；
[0013] 在所述第一溝槽和第二溝槽中形成柵極材料層；
[0014] 在所述第一溝槽和第二溝槽中柵極材料層上形成第一介質層；
[0015] 在所述半導體襯底中第一溝槽和第二溝槽兩側形成P阱；
[0016] 在所述半導體襯底中第一溝槽和第二溝槽兩側所述P阱上形成N型區；
[0017] 在所述半導體襯底上形成覆蓋介質層；
[0018] 光刻并刻蝕所述覆蓋介質層至所述半導體襯底中，形成所述接觸孔，所述接觸孔 位于第一溝槽兩側和第二溝槽中；
[0019] 在所述接觸孔底部形成P型區。
[0020] 可選的，對于所述的溝槽功率器件的制作方法，所述第一溝槽的寬度為0.05μπι-1μ m，深度為0.1μηι-10μηι;所述第二溝槽的寬度為0.5μηι-5μηι，深度為0.1μηι-50μηι。
[0021] 可選的，對于所述的溝槽功率器件的制作方法，所述半導體襯底上形成有第一阻 止層。
[0022] 可選的，對于所述的溝槽功率器件的制作方法，所述第一阻止層的材料為二氧化 硅、氮化硅、氮氧化硅、多晶硅的一種或多種組合。
[0023] 可選的，對于所述的溝槽功率器件的制作方法，所述第一阻止層的厚度為 100A-20Q00A,
[0024] 可選的，對于所述的溝槽功率器件的制作方法，在所述半導體襯底中形成第一溝 槽和第二溝槽之后，在生長柵介電層之前，還包括：
[0025] 在所述第一溝槽和第二溝槽的側壁和底壁形成第一氧化層；
[0026] 去除所述第一氧化層和所述第一阻止層。
[0027] 可選的，對于所述的溝槽功率器件的制作方法，在所述第一溝槽和第二溝槽中形 成柵極材料層之后，在所述第一溝槽和第二溝槽中柵極材料層上形成第一介質層之前，還 包括：
[0028] 去除淀積時產生在所述半導體襯底表面上的柵極材料層，并使所述第一溝槽和第 二溝槽中的柵極材料層低于所述半導體襯底表面。
[0029] 可選的，對于所述的溝槽功率器件的制作方法，所述柵極材料層上表面低于所述 半導體襯底表面的距離h3為小于等于0.8μπι。
[0030] 可選的，對于所述的溝槽功率器件的制作方法，所述第一介質層的材質為二氧化 硅、氮化硅、氮氧化硅、多晶硅的一種或多種組合。
[0031] 可選的，對于所述的溝槽功率器件的制作方法，所述覆蓋介質層包括覆蓋所述半 導體襯底的第二介質層。
[0032] 可選的，對于所述的溝槽功率器件的制作方法，所述覆蓋介質層還包括覆蓋所述 第二介質層的第三介質層。
[0033] 可選的，對于所述的溝槽功率器件的制作方法，所述第二介質層的材料為不摻雜 的二氧化硅、氮化硅、氮氧化硅的一種或多種組合;所述第三介質層的材料為硼磷硅玻璃。
[0034] 可選的，對于所述的溝槽功率器件的制作方法，所述第二介質層和第三介質層皆 由化學氣相沉積工藝形成。
[0035] 可選的，對于所述的溝槽功率器件的制作方法，形成所述第三介質層的反應源氣 包括SiH4、B2H6和/或ΡΗ 3;所述第三介質層中硼的質量百分比為1~5%，磷的質量百分比為2 ~6% 〇
[0036] 可選的，對于所述的溝槽功率器件的制作方法，所述第二介質層的厚度為 1001-5:0004,所述第三介質層的厚度為20:00人-15000人。
[0037] 可選的，對于所述的溝槽功率器件的制作方法，所述接觸孔的側壁與底壁的延長 線呈8〇° -89°角，所述接觸孔的深度小于等于Ιμπι。
[0038] 可選的，對于所述的溝槽功率器件的制作方法，在所述接觸孔底部形成Ρ型區之 后，還包括：
[0039] 在所述覆蓋介質層上形成金屬層，所述金屬層填充所述接觸孔;以及
[0040] 在所述金屬層上形成鈍化層。
[0041] 相應的，本發明還提供一種溝槽功率器件，包括：
[0042]半導體襯底；
[0043]位于所述半導體襯底中的第一溝槽和第二溝槽；
[0044]位于所述半導體襯底上及所述第一溝槽和第二溝槽的側壁和底壁上的柵介電層；
[0045] 位于所述第一溝槽和第二溝槽中的柵極材料層，位于所述第一溝槽和第二溝槽中 的柵極材料層上的第一介質層；
[0046] 位于所述半導體襯底中第一溝槽和第二溝槽兩側的Ρ阱；
[0047]位于所述半導體襯底中第一溝槽和第二溝槽兩側所述Ρ阱上的Ν型區；
[0048] 位于所述半導體襯底上的覆蓋介質層；
[0049] 接觸孔，所述接觸孔貫穿所述覆蓋介質層、所述柵介電層及所述半導體襯底，所述 接觸孔位于所述第一溝槽兩側和所述第二溝槽中；
[0050] 位于所述接觸孔底部的Ρ型區。
[00511 可選的，對于所述的溝槽功率器件，所述第一溝槽的寬度為0.05μπι-1μπι，深度為 0 · ΙμL?-ΙΟμπι;所述第二溝槽的寬度為0 · 5μηι-5μηι，深度為0 · 1μηι-50μηι。
[0052]可選的，對于所述的溝槽功率器件，所述柵極材料層上表面低于所述半導體襯底 表面的距離為小于等于0.8μπι。
[0053] 可選的，對于所述的溝槽功率器件，所述第一介質層的材質為二氧化硅、氮化硅、 氮氧化硅、多晶硅的一種或多種組合。
[0054] 可選的，對于所述的溝槽功率器件，所述覆蓋介質層包括覆蓋所述半導體襯底的 第二介質層。
[0055] 可選的，對于所述的溝槽功率器件，所述覆蓋介質層還包括覆蓋所述第二介質層 的第三介質層。
[0056] 可選的，對于所述的溝槽功率器件，所述第二介質層的材料為不摻雜的二氧化硅、 氮化硅、氮氧化硅的一種或多種組合;所述第三介質層的材料為硼磷硅玻璃。
[0057]可選的，對于所述的溝槽功率器件，所述第三介質層中硼的質量百分比為1~5%， 磷的質量百分比為2~6%。
[0058] 可選的，對于所述的溝槽功率器件，所述第二介質層的厚度為100Α-5000Α，所述 第三介質層的厚度為2000A-丨5000人。
[0059] 可選的，對于所述的溝槽功率器件，所述接觸孔的側壁與底壁的延長線呈80°-89° 角，所述接觸孔的深度小于等于?μπι。
[0060] 可選的，對于所述的溝槽功率器件，還包括：
[0061] 位于所述覆蓋介質層上的金屬層，所述金屬層填充所述接觸孔;以及
[0062] 位于所述金屬層上的鈍化層。
[0063] 與現有技術相比，本發明提供的一種溝槽功率器件及制作方法，通過在第一溝槽 和第二溝槽的上部形成具有一定厚度第一介質層，使得溝槽柵極區域距離半導體襯底表面 有一定距離，再進行接觸孔刻蝕，可以使接觸孔的線寬進一步做的更小。從而在現有光刻設 備條件下實現更小線寬和更大的套刻余量，進而實現更小線寬的器件結構的生產，同時使 產品的參數和可靠性滿足要求。
【附圖說明】
[0064]圖1為現有技術中溝槽功率器件中M0SFET在光刻設備極限能力下容易出現的問題 示意圖；
[0065]圖2為本發明一實施例中的溝槽功率器件制作方法的流程圖；
[0066]圖3-11為本發明實施例一實施例中的溝槽功率器件的制作過程中的結構示意圖。
【具體實施方式】
[0067] 下面將結合示意圖對本發明的溝槽功率器件及制作方法進行更詳細的描述，其中 表示了本發明的優選實施例，應該理解本領域技術人員可以修改在此描述的本發明，而仍 然實現本發明的有利效果。因此，下列描述應當被理解為對于本領域技術人員的廣泛知道， 而并不作為對本發明的限制。
[0068] 在下列段落中參照附圖以舉例方式更具體地描述本發明。根據下面說明和權利要 求書，本發明的優點和特征將更清楚。需說明的是，附圖均采用非常簡化的形式且均使用非 精準的比例，僅用以方便、明晰地輔助說明本發明實施例的目的。
[0069]本發明提供一種溝槽功率器件及制作方法，所述溝槽功率器件的制作方法包括：
[0070] 步驟SI 1、提供半導體襯底；
[0071] 步驟S12、在所述半導體襯底中形成第一溝槽和第二溝槽；
[0072] 步驟S13、在所述半導體襯底上及所述第一溝槽和第二溝槽的側壁和底壁上生長 柵介電層；
[0073]步驟S14、在所述第一溝槽和第二溝槽中形成柵極材料層；
[0074]步驟S15、在所述第一溝槽和第二溝槽中柵極材料層上形成第一介質層；
[0075] 步驟S16、在所述半導體襯底中第一溝槽和第二溝槽兩側形成P阱；
[0076] 步驟S17、在所述半導體襯底中第一溝槽和第二溝槽兩側所述P阱上形成N型區；
[0077] 步驟S18、在所述半導體襯底上形成覆蓋介質層；
[0078] 步驟S19、光刻并刻蝕所述覆蓋介質層至所述半導體襯底中，形成所述接觸孔，所 述接觸孔位于第一溝槽兩側和第二溝槽中；
[0079] 步驟S20、在所述接觸孔底部形成P型區。
[0080] 下面請結合圖2及圖3-11對本發明的溝槽功率器件及制作方法進行詳細介紹。
[0081] 首先，執行步驟S11，如圖3所示，提供半導體襯底20。優選的，所述半導體襯底20可 以是硅襯底、鍺硅襯底、m-v族元素化合物襯底或本領域技術人員公知的其他半導體材料 襯底，本實施例中采用的是硅襯底。進一步的，本實施例中采用的硅襯底可以形成有M0SFET (金屬氧化物半導體場效應晶體管）、IGBT(絕緣柵場效應晶體管）、肖特基二極管等半導體 器件。所述半導體襯底20還可以根據所需產品的特性進行一定雜質量的N型和P型摻雜。 [0082]作為一個非限制性的例子，如圖3所示，所述半導體襯底20上形成有第一阻止層 21。所述在半導體襯底20上形成的第一阻止層21可采用氧化或淀積等手段形成。例如，所述 第一阻止層21可以為二氧化硅、氮化硅、氮氧化硅、多晶硅等材料的一種或多種組合。較佳 的，所述第一阻止層21的厚度為丨〇〇 A-20000A。
[0083]接著，執行步驟S12,在所述半導體襯底20中形成第一溝槽221和第二溝槽222。請 參考圖4,第一溝槽221所在區域為第一窗口區22a，第二溝槽222所在區域為第二窗口區 22b。所述第一窗口區22a指的是功率器件的原胞區，第二窗口區22b指的是功率器件的終端 區。
[0084] 本步驟S12通過光刻選擇性打開窗口，采用光刻膠做掩蔽，將打開的窗口區從上往 下刻蝕盡所述第一阻止層21后，再繼續深入刻蝕半導體襯底20,以形成具有一定寬度和深 度的第一溝槽221和第二溝槽222。其中，所述第一溝槽221和第二溝槽222的布局可依據產 品結構而設計，所述第一溝槽221和第二溝槽222的寬度可根據產品結構和工藝能力來確 定，深度可根據產品的耐壓等參數來確定。
[0085]進一步的，在本實施例中，形成的第一溝槽221和第二溝槽222的寬度均在0.05μπι-5μηι之間，深度均在0.1μηι-50μηι之間。具體的，對于第一窗口區22a中的第一溝槽221，其寬度 L1可根據產品導通密度決定，最小線寬可大于等于設備的極限能力，L1可以為0.05μηι-1μηι; 深度hi可根據產品的耐壓等參數來確定，hi可以為0.1-10μπι。對于第二窗口區22b中的第二 溝槽222,考慮到其槽內將填充多晶硅，寬度需要滿足承載高壓、大電流的需求，因此寬度較 寬，部分結構上還需要在之后槽內填充的多晶硅上設置引線孔，因此，通常情況下第二溝槽 222的寬度L2較第一溝槽221要寬，L2可以為0.5μπι-5μπι;在寬度較寬的情況下，根據刻蝕負 載效應，相同的刻蝕程序對大線寬區域刻蝕深度較深，因此正常情況下h2>hl，h2可以為0.1 μπι-50μπι。需要說明的是，并不能夠簡單的依據附圖而得出第一溝槽221與第二溝槽222深度 寬度一致的結論。
[0086]較佳的，緊接著執行步驟S121:在1000°C-1200°C溫度下氧化所述第一溝槽221和 第二溝槽222的側壁和底壁形成第一氧化層(圖中未示出），以對所述第一溝槽221和第二溝 槽222的側壁和底壁進行修復。所述第一氧化層的厚度范圍為丨〇A-10000/1;
[0087] 然后執行步驟S122,去除所述第一氧化層和所述第一阻止層21。若所述第一阻止 層21的材質是二氧化硅，那么可以采用Β0Ε腐蝕液或DHF(稀釋的氫氟酸)來進行去除。
[0088] 然后執行步驟S13，如圖5所示，本實施例中，在所述半導體襯底20上及所述第一溝 槽221和第二溝槽222的側壁和底壁上生長柵介電層23。例如，所述柵介電層23可以為柵氧， 具體的，所述柵介電層23采用的摻氯氧化(即含有氯、氧的氛圍下進行氧化)形成，在溫度范 圍為1000°C-1200°C進行生長，以獲得厚度范圍為50A-5000A的柵介電層23。所述柵介電 層23的生長溫度越高質量越好，摻氯氧化可以有效減少柵介電層23中的雜質，提高柵介電 層23的質量。
[0089] 然后，執行步驟S14,如圖6所示，在所述第一溝槽221和第二溝槽222中形成柵極材 料層24,例如可以為摻雜多晶硅層。可以先淀積不摻雜多晶硅，后采用離子注入對不摻雜多 晶娃進行慘雜;或者，先淀積不慘雜多晶娃，后米用磷預淀積工藝對其進行慘雜;再或者，米 用邊淀積多晶硅邊摻雜的原位摻雜方式。
[0090] 請繼續參考圖6,去除淀積時產生在所述半導體襯底20表面上的柵極材料層，并使 所述第一溝槽221和第二溝槽222中的柵極材料層24低于所述半導體襯底20表面，這一過程 可以采用具有各項同性的干法刻蝕來完成。所述柵極材料層24的上表面低于所述半導體襯 底20表面的距離h3可以小于等于0.8μπι。由此，終端區采用的是寬槽（即第二溝槽222)內放 置柵極材料層的方式，使器件終端耐壓和柵極引線在深槽中完成，從而減少半導體襯底表 面的臺階差保證硅片表面的平坦度;同時使引線縱向分布，減少芯片表面的面積。
[0091] 需要說明的是，由于之前形成了柵介電層23,而之后需要進行離子注入，因此，若 柵介電層23的厚度大于800Α,在去除淀積時產生在所述半導體襯底20表面的柵極材料層 后緊接著去除所述柵介電層23位于半導體襯底20表面的部分。對于所述柵介電層23的厚度 大于800Α時，可以在去除淀積時產生在所述半導體襯底20表面的柵極材料層后緊接著減 薄所述柵介電層23位于半導體襯底20表面的部分至所述柵介電層23位于半導體襯底20表 面的部分的厚度小于等于800Λ;若所述柵介電層23的厚度小于等于800Α,在去除淀積時 產生在所述半導體襯底20表面的柵極材料層后保留所述柵介電層23。當然，所述柵介電層 23是否去除可以依據實際情況進行決定，在柵介電層23去除后，后續需要重新形成，具體 的，例如之前形成柵氧被去除后，后續需要形成墊氧，以輔助進行離子注入完成Ρ阱和Ν型區 的形成。如圖6所示，本實施例采用去除所述柵介電層23位于半導體襯底20表面的部分。
[0092] 然后，執行步驟S15,請結合圖7,在所述第一溝槽221和第二溝槽222中柵極材料層 24上形成第一介質層25。所述第一介質層25的材質可以為二氧化娃、氮化娃、氮氧化娃、多 晶硅等的一種或多種組合，采用例如CVD等工藝形成。
[0093] 然后，去除淀積時產生在所述半導體襯底20表面上的第一介質層，使所述第一溝 槽221和第二溝槽222頂部填充的第一介質層25與所述半導體襯底20表面齊平。具體的，可 采用具有各項同性的干法刻蝕來完成，也可以采用化學機械拋光(CMP)進行平坦化。
[0094]緊接著，執行步驟S16,請結合圖8所示，在所述半導體襯底20中第一溝槽221和第 二溝槽222兩側形成P阱26a。具體的，對于本發明中已經將柵介電層去除的情況，首先在所 述半導體襯底20上生長墊氧26作為柵介電層，較佳的，所述墊氧26的厚度范圍可以為 50A-800九.然后在所述半導體襯底20中第一溝槽221和第二溝槽222兩側進行第一次離子 注入和退火，形成P阱26a，所述P阱26a的結深深度小于第一溝槽221的深度。所述第一次離 子注入和退火為采用硼（B)離子零度角注入，注入能量為60KeV-150KeV，注入劑量1E13/ cm2-lE15/cm2,退火溫度為 1000°C-1200°C。
[0095]之后，執行步驟S17,請繼續參考圖8所示，在所述半導體襯底20中第一溝槽221和 第二溝槽222兩側所述P阱26a上形成N型區26b;具體的，可以是在所述半導體襯底20中第一 溝槽221和第二溝槽222兩側進行第二次離子注入和退火，形成N型區26b，所述N型區26b的 結深深度h4大于所述第一溝槽221和第二溝槽222中的柵極材料層24距離所述半導體襯底 20表面的距離（即h3)。所述第二次離子注入和退火為采用磷(P)離子或砷(As)離子零度角 注入，注入能量為60KeV-150Kev，注入劑量lE14/cm 2-lE16/cm2,退火溫度800°C-1100°C。由 步驟S16和步驟S17的注入劑量可知，形成的N型區26b的摻雜濃度大于P阱26a的摻雜濃度， 因此所述N型區26b即為N型重摻雜區。
[0096]之后，執行步驟S18,請參考圖9,在所述半導體襯底20上形成覆蓋介質層。具體的， 在本實施例中，所述覆蓋介質層包括覆蓋所述半導體襯底20的第二介質層27a及覆蓋所述 第二介質層27a的第三介質層27b。所述第二介質層27a的材料可以為不摻雜的二氧化娃、氮 化硅、氮氧化硅等的一種或其組合，采用CVD等工藝形成。所述第二介質層27a的厚度可以為 100A-5000A。所述第三介質層27b為bpsg(硼磷硅玻璃），厚度可以為2000A-15000A,同 樣可以采用CVD工藝形成。具體的，所述第三介質層27b的反應源氣包括SiH4、B 2H6和/或PH3 等。具體的，在所述第三介質層27b中，B的質量百分比為1~5%，P的質量百分比為2~6%。 可以理解的是，由于存在墊氧26,所述第二介質層27a實際上覆蓋所述墊氧26。
[0097]進一步的，也可以是所述覆蓋介質層僅為覆蓋所述半導體襯底20的第二介質層 27a〇
[0098] 進一步的，如果所述第二介質層27a采用氮化硅，可以在后續的接觸孔制作中利用 第二介質層27a、第三介質層27b及硅的選擇比不同，使溝槽區域能夠得到保護，進一步在現 有光刻設備條件下實現更小線寬和更大的套刻余量，從而實現更小線寬的器件結構的生 產。
[0099] 之后，執行步驟S19,請參考圖10,光刻并刻蝕所述覆蓋介質層至所述半導體襯底 20中，形成所述接觸孔29，所述接觸孔29位于第一溝槽221兩側和第二溝槽222中。如圖11可 見，刻蝕出的接觸孔29大致為倒梯形，即上寬下窄狀，接觸孔29底部的寬度為L5，頂部開口 寬度為L4,且滿足L5〈L4。其中，所述接觸孔29的側壁與底壁延長線的夾角Θ為80°~89°，深 度h5小于等于Ιμπι。在接觸孔29形成后，在原胞區形成第三窗口區30a，在終端區形成第四窗 口區 30b。
[0100] 本步驟S19具體為依次刻蝕第三介質層27b，第二介質層27a及墊氧26后，繼續刻蝕 半導體襯底20，獲得深度為h5的臺階，從而將已經摻雜成N型的半導體襯底刻蝕掉一部分， 使后續的P型注入能夠穿透N型區。
[0101 ]若所述第二介質層27a的材料為氮化娃，則對第二介質層27a的刻蝕不同于第三介 質層27b的刻蝕，如圖10可見，第二介質層27a在刻蝕后可以為(近似)直角;若所述第二介質 層27a的材料為氧化硅，則可以與第三介質層27b采用同一刻蝕過程，即可以為斜角（未圖 示）。本領域技術人員可以依據實際需要靈活選擇材料及刻蝕過程。
[0102] 具體的，所述第三窗口區30a中開有接觸孔29的區域為槽與槽間的源區，作為原胞 區的源端連接金屬;所述第四窗口區30b中開有接觸孔29的區域作為器件的耐壓環或柵極 (Gate-PAD)端連接金屬。
[0103] 更具體的，結合圖1、圖3和圖10,圖10中所示原胞區第三介質層27b頂部寬度為L3， 其寬度大于圖3中第一溝槽221的寬度L1，可以使第一溝槽221的頂部受到介質層的保護，不 容易產生GS漏電等問題。
[0104] 更具體的，圖10中所示原胞區中接觸孔頂部開口寬度為L4,通常這個寬度代表著 接觸孔光刻的極限寬度。
[0105] 更具體的，第一溝槽221和第二溝槽222頂部由于摻雜非導電的第一介質層25,因 此第一溝槽221和第二溝槽222頂部并不體現電性，也即第一溝槽221和第二溝槽222只有下 部分參與器件的運行，因此器件的接觸孔29有效區域為接觸孔29底部區域附近，有效線寬 為L5。結合接觸孔29傾斜形貌的特性，再加上由于第一溝槽221和第二溝槽222頂部一定厚 度的第一介質層25的填充，從而形成更深的接觸孔，使L5遠遠小于L4,從而在現有的光刻設 備條件下實現更小線寬和更大的套刻余量，從而實現更小線寬的器件結構的生產。
[0106] 然后，執行步驟S20,請繼續參考圖10,在所述接觸孔29底部形成P型區28。具體的， 進行第三次離子注入和退火，形成所述P型區28。所述第三次離子注入為采用零度角注入 811或8? 2，可以先注入811再注入8?2，注入能量為201^￥-1001(6￥，注入劑量為^14/〇11 2-lE16/cm2;采用爐管或快速退火在500°C_1000°C下進行退火。由步驟S16和步驟S20的注入 劑量可知，形成的P型區28的摻雜濃度大于P阱26a的摻雜濃度，因此所述P型區28即為P型重 慘雜區。
[0107] 然后，執行步驟S21，請參考圖11，在所述第三介質層27b上形成金屬層31，所述金 屬層31填充所述接觸孔。具體的，所述金屬層31的材料可以為鈦(Ti)、氮化鈦(TiN)、硅化鈦 (1131)、鎢(1)、鋁以1)、硅化鋁以131)、銅硅鋁合金以131〇1)、銅(〇1)或鎳(附）等金屬或金 屬的化合物，其厚度可以為1μπι-8μηι。在金屬層31形成后，執行一步刻蝕工藝，例如采用干法 刻蝕，獲得原胞區的第五窗口區31a和終端區的第六窗口區31b。
[0108] 進一步的，還可以根據產品的需要增加鈍化層保護，完成器件正面結構的加工，并 經過減薄、背金、劃片等一系列后道工藝完成最終的器件結構。
[0109] 結合圖3-圖11可見，本發明獲得的溝槽功率器件，包括：
[0110] 半導體襯底20;
[0111] 位于所述半導體襯底20中的第一溝槽221和第二溝槽222;較佳的，所述第一溝槽 221的寬度L1為0.05μηι-1μηι，深度hi為0.1μηι-10μηι ;所述第二溝槽222的寬度L2為0.5μηι-5μ m，深度 hi 為0· 1μηι-50μηι;
[0112] 位于所述半導體襯底20上及所述第一溝槽221和第二溝槽222的側壁和底壁上的 柵介電層23,具體的，在所述半導體襯底20上為墊氧26,在所述第一溝槽221和第二溝槽222 的側壁和底壁上為柵氧；當然，也可以都是柵氧，或是其他可行膜層;所述柵介電層23的厚 度為 50A-5000A;
[0113] 位于所述第一溝槽221和第二溝槽222中的柵極材料層24,位于所述第一溝槽221 和第二溝槽222中的柵極材料層24上的第一介質層25;較佳的，所述柵極材料層24上表面低 于所述半導體襯底20表面的距離h3為小于等于0.8μηι ;較佳的，所述第一介質層25的材質為 二氧化硅、氮化硅、氮氧化硅、多晶硅的一種或多種組合；
[0114] 位于所述半導體襯底20中第一溝槽221和第二溝槽222兩側的Ρ阱26a;
[0115] 位于所述半導體襯底20中第一溝槽221和第二溝槽222兩側的所述P阱26a上的N型 區26b，所述P阱26a的結深深度小于第一溝槽221的深度，所述N型區26b的結深深度大于所 述第一溝槽221和第二溝槽222中的柵極材料層24距離所述半導體襯底20表面的距離；
[0116] 位于所述半導體襯底20上的覆蓋介質層;所述覆蓋介質層包括覆蓋所述墊氧26 (即覆蓋半導體襯底20)的第二介質層27a及覆蓋所述第二介質層27a的第三介質層27b，所 述第二介質層27a的材料為不摻雜的二氧化硅、氮化硅、氮氧化硅的一種或其組合;所述第 三介質層27b的材料為硼磷硅玻璃，所述第三介質層27b中硼的質量百分比為1~5%，磷的 質量百分比為2~6 %，較佳的，所述第二介質層27a的厚度為丨〇〇A-5000A ,所述第三介質 層27b的厚度為2〇〇aA-l50:〇aA;當然，所述覆蓋介質層也可以僅是第二介質層27a;
[0117] 接觸孔29,所述接觸孔29貫穿所述覆蓋介質層、所述柵介電層23及所述半導體襯 底20,所述接觸孔29位于所述第一溝槽221兩側和所述第二溝槽222中；較佳的，所述接觸孔 29的側壁與底壁的延長線呈80°-89°角，所述接觸孔29的深度h5小于等于Ιμπι;
[0118] 位于所述接觸孔29底部的Ρ型區28;
[0119] 位于所述覆蓋介質層上的金屬層31，所述金屬層31填充所述接觸孔29;較佳的，所 述金屬層31的材料為鈦(Ti)、氮化鈦(TiN)、硅化鈦(TiSi)、鎢(W)、鋁(Α1)、硅化鋁(AlSi)、 銅硅鋁合金(AlSiCu)、銅(Cu)或鎳(Ni)等金屬或金屬的化合物；以及
[0120]位于所述金屬層31上的鈍化層。
[0121] 由此，本發明提供的一種溝槽功率器件及制作方法，通過在第一溝槽和第二溝槽 的上部形成具有一定厚度第一介質層，使得溝槽柵極區域距離半導體襯底表面有一定距 離，再進行接觸孔刻蝕時，可以使接觸孔的線寬進一步做的更小。從而在現有光刻設備條件 下實現更小線寬和更大的套刻余量，進而實現更小線寬的器件結構的生產，同時使產品的 參數和可靠性滿足要求。
[0122] 進一步的，本發明的一種溝槽功率器件結構及制作方法，可以運用在包括但不限 于CMOS、BCD、功率M0SFET、大功率晶體管、IGBT和肖特基等產品中。
[0123] 顯然，本領域的技術人員可以對本發明進行各種改動和變型而不脫離本發明的精 神和范圍。這樣，倘若本發明的這些修改和變型屬于本發明權利要求及其等同技術的范圍 之內，則本發明也意圖包含這些改動和變型在內。
【主權項】
1. 一種溝槽功率器件的制作方法，包括： 提供半導體襯底； 在所述半導體襯底中形成第一溝槽和第二溝槽； 在所述半導體襯底上及所述第一溝槽和第二溝槽的側壁和底壁上生長柵介電層； 在所述第一溝槽和第二溝槽中形成柵極材料層； 在所述第一溝槽和第二溝槽中的柵極材料層上形成第一介質層； 在所述半導體襯底中第一溝槽和第二溝槽兩側形成P阱； 在所述半導體襯底中第一溝槽和第二溝槽兩側所述P阱上形成N型區； 在所述半導體襯底上形成覆蓋介質層； 光刻并刻蝕所述覆蓋介質層至所述半導體襯底中，形成所述接觸孔，所述接觸孔位于 第一溝槽兩側和第二溝槽中； 在所述接觸孔底部形成P型區。2. 如權利要求1所述的溝槽功率器件的制作方法，其特征在于，所述第一溝槽的寬度為 O · 05μηι-1μηι，深度為O · Ιμηι-ΙΟμηι;所述第二溝槽的寬度為O · 5μηι-5μηι，深度為O · 1μηι-50μηι。3. 如權利要求1所述的溝槽功率器件的制作方法，其特征在于，所述半導體襯底上形成 有第一阻止層。4. 如權利要求3所述的溝槽功率器件的制作方法，其特征在于，所述第一阻止層的材料 為二氧化硅、氮化硅、氮氧化硅、多晶硅的一種或多種組合。5. 如權利要求3所述的溝槽功率器件的制作方法，其特征在于，所述第一阻止層的厚度 為 100Α-20000Α。6. 如權利要求3所述的溝槽功率器件的制作方法，其特征在于，在所述半導體襯底中形 成第一溝槽和第二溝槽之后，在生長柵介電層之前，還包括： 在所述第一溝槽和第二溝槽的側壁和底壁形成第一氧化層； 去除所述第一氧化層和所述第一阻止層。7. 如權利要求1所述的溝槽功率器件的制作方法，其特征在于，在所述第一溝槽和第二 溝槽中形成柵極材料層之后，在所述第一溝槽和第二溝槽中柵極材料層上形成第一介質層 之前，還包括： 去除淀積時產生在所述半導體襯底表面上的柵極材料層，并使所述第一溝槽和第二溝 槽中的柵極材料層低于所述半導體襯底表面。8. 如權利要求7所述的溝槽功率器件的制作方法，其特征在于，所述柵極材料層上表面 低于所述半導體襯底表面的距離為小于等于〇. 8μπι。9. 如權利要求1所述的溝槽功率器件的制作方法，其特征在于，所述第一介質層的材質 為二氧化硅、氮化硅、氮氧化硅、多晶硅的一種或多種組合。10. 如權利要求1所述的溝槽功率器件的制作方法，其特征在于，所述覆蓋介質層包括 覆蓋所述半導體襯底的第二介質層。11. 如權利要求10所述的溝槽功率器件的制作方法，其特征在于，所述覆蓋介質層還包 括覆蓋所述第二介質層的第三介質層。12. 如權利要求11所述的溝槽功率器件的制作方法，其特征在于，所述第二介質層的材 料為不摻雜的二氧化硅、氮化硅、氮氧化硅的一種或多種組合;所述第三介質層的材料為硼 磷硅玻璃。13. 如權利要求11所述的溝槽功率器件的制作方法，其特征在于，所述第二介質層和第 三介質層皆由化學氣相沉積工藝形成。14. 如權利要求13所述的溝槽功率器件的制作方法，其特征在于，形成所述第三介質層 的反應源氣包括SilB2H 6和/或PH3;所述第三介質層中硼的質量百分比為1~5%，磷的質 量百分比為2~6%。15. 如權利要求11所述的溝槽功率器件的制作方法，其特征在于，所述第二介質層的厚 度為100A-5000A，所述第三介質層的厚度為2000A-15000A。16. 如權利要求1所述的溝槽功率器件的制作方法，其特征在于，所述接觸孔的側壁與 底壁的延長線呈80° -89°角，所述接觸孔的深度小于等于Ιμπι。17. 如權利要求1所述的溝槽功率器件的制作方法，其特征在于，在所述接觸孔底部形 成P型區之后，還包括： 在所述覆蓋介質層上形成金屬層，所述金屬層填充所述接觸孔；以及 在所述金屬層上形成鈍化層。18. -種溝槽功率器件，包括： 半導體襯底； 位于所述半導體襯底中的第一溝槽和第二溝槽； 位于所述半導體襯底上及所述第一溝槽和第二溝槽的側壁和底壁上的柵介電層； 位于所述第一溝槽和第二溝槽中的柵極材料層，位于所述第一溝槽和第二溝槽中的柵 極材料層上的第一介質層； 位于所述半導體襯底中第一溝槽和第二溝槽兩側的P阱； 位于所述半導體襯底中第一溝槽和第二溝槽兩側所述P阱上的N型區； 位于所述半導體襯底上的覆蓋介質層； 接觸孔，所述接觸孔貫穿所述覆蓋介質層、所述柵介電層及所述半導體襯底，所述接觸 孔位于所述第一溝槽兩側和所述第二溝槽中； 位于所述接觸孔底部的P型區。19. 如權利要求18所述的溝槽功率器件，其特征在于，所述第一溝槽的寬度為0.05μπι-1 Mi，深度為0.1μηι-10μηι;所述第二溝槽的寬度為0.5μηι-5μηι，深度為0.1μηι-50μηι。20. 如權利要求18所述的溝槽功率器件，其特征在于，所述柵極材料層上表面低于所述 半導體襯底表面的距離為小于等于〇. 8μπι。21. 如權利要求18所述的溝槽功率器件，其特征在于，所述第一介質層的材質為二氧化 硅、氮化硅、氮氧化硅、多晶硅的一種或多種組合。22. 如權利要求18所述的溝槽功率器件，其特征在于，所述覆蓋介質層包括覆蓋所述半 導體襯底的第二介質層。23. 如權利要求22所述的溝槽功率器件，其特征在于，所述覆蓋介質層還包括覆蓋所述 第二介質層的第三介質層。24. 如權利要求23所述的溝槽功率器件，其特征在于，所述第二介質層的材料為不摻雜 的二氧化硅、氮化硅、氮氧化硅的一種或多種組合;所述第三介質層的材料為硼磷硅玻璃。25. 如權利要求24所述的溝槽功率器件，其特征在于，所述第三介質層中硼的質量百分 比為1~5%，磷的質量百分比為2~6%。26. 如權利要求23所述的溝槽功率器件，其特征在于，所述第二介質層的厚度為 100A-5000A,所述第三介質層的厚度為2000人-15000人。27. 如權利要求18所述的溝槽功率器件，其特征在于，所述接觸孔的側壁與底壁的延長 線呈80° -89°角，所述接觸孔的深度小于等于Ιμπι。28. 如權利要求18所述的溝槽功率器件，其特征在于，還包括： 位于所述覆蓋介質層上的金屬層，所述金屬層填充所述接觸孔；以及 位于所述金屬層上的鈍化層。
【文檔編號】H01L21/28GK105931955SQ201610555704
【公開日】2016年9月7日
【申請日】2016年7月12日
【發明人】楊彥濤, 向璐, 趙金波, 趙學鋒, 李立文
【申請人】杭州士蘭集成電路有限公司