半導體器件及其制作方法
【技術領域】
[0001]本發明涉及半導體制造技術，具體地，涉及一種半導體器件及其制作方法。
【背景技術】
[0002]目前在半導體制造工藝中，隨著半導體器件尺寸的不斷減小，互連結構變得越來越窄，從而導致了較高的互連電阻。為了連接各個部件，通常使用具有相對高的導電率的金屬材料，例如銅進行布線。在利用銅進行金屬布線時，超低K介電層一般用來盡量減小金屬連線之間可能會發生的不利的相互作用或串擾。超低K介電層的另一個好處是可以有效降低互連的電阻電容(Re)延遲。
[0003]現有形成銅互連結構的過程中，首先形成介電層(一般為超低K介電層)，進而刻蝕介電層形成溝槽和/或通孔，然后在溝槽和/或通孔中填充銅。該方法需要對超低K介電層進行刻蝕。刻蝕過程中會影響介電層的介電常數K。此外，現有技術中通常需要通過CMP平坦化銅層以及介電層。這不僅會增加工藝流程，也會對介電層的介電常數K造成影響。
[0004]因此，有必要提出一種半導體器件及其制作方法，以解決現有技術中存在的問題。

【發明內容】

[0005]為了解決現有技術中存在的問題，根據本發明的一個方面，提供一種一種半導體器件的制作方法。所述方法包括:a)提供前端器件，所述前端器件上形成有銅層；b)對所述銅層進行刻蝕，以形成暴露所述前端器件的開口和銅互連圖案；以及c)在所述開口內形成超低K介電層。
[0006]優選地，所述前端器件中還包括銅填充的通孔，所述銅填充的通孔與所述銅互連圖案電連接，以形成雙大馬士革結構。
[0007]優選地，具有所述銅填充的通孔的所述前端器件的制作方法包括:提供半導體襯底，所述半導體襯底上具有有源區；在所述半導體襯底上形成介電層；在所述介電層中形成露出所述有源區的通孔；在所述通孔內和所述介電層上沉積銅，以形成所述銅填充的通孔和所述銅層。
[0008]優選地，所述方法在形成所述通孔之前還包括:在所述介電層上還形成帽層。
[0009]優選地，所述介電層是由超低K介電材料形成的。
[0010]優選地，所述方法還包括:d)在所述銅互連圖案上方形成上層銅填充的通孔，所述上層銅填充的通孔與所述銅互連圖案電連接；以及e)在所述上層銅填充的通孔上形成上層銅互連圖案，所述上層銅互連圖案與所述上層銅填充的通孔電連接，其中所述上層銅互連圖案的制作方法包括:在所述d)步驟形成的器件上形成上層銅層；對所述上層銅層進行刻蝕，以形成所述上層銅互連圖案和位于所述上層銅互連圖案之間的上層開口 ；以及在所述上層開口內填充上層超低K介電層。
[0011]優選地，采用氫基氣體對所述銅層進行干法刻蝕。
[0012]優選地,所述氫基氣體包括氫氣。
[0013]優選地，所述氫氣的氣體流速為40SCCM?60SCCM，和/或刻蝕腔室內的壓強為15mTorr ?25mTorr。
[0014]優選地，采用鹵族元素的等離子體對所述銅層進行干法刻蝕。
[0015]優選地，所述鹵族元素的氣體流量為100SCCM?2000SCCM，和/或刻蝕腔室的壓強為 5mTorr_50mTorro
[0016]優選地，所述超低K介電層是采用旋涂法形成的。
[0017]根據本發明的另一個方面，還提供一種半導體器件。所述半導體器件為按照上述方法制作形成。
[0018]根據本發明的半導體器件制作方法在避免了對超低K介電層進行刻蝕，使其免受刻蝕過程中的離子轟擊，因此減小了對超低K介電層的介電常數K的影響。此外，在本發明提供的該方法中可以采用旋涂技術在開口內填充超低K介電層，不需要采用CMP工藝，也可以減小對超低K介電層的介電常數K的影響。
[0019]在
【發明內容】
中引入了一系列簡化形式的概念，這將在【具體實施方式】部分中進一步詳細說明。本
【發明內容】
部分并不意味著要試圖限定出所要求保護的技術方案的關鍵特征和必要技術特征，更不意味著試圖確定所要求保護的技術方案的保護范圍。
[0020]以下結合附圖，詳細說明本發明的優點和特征。
【附圖說明】
[0021]本發明的下列附圖在此作為本發明的一部分用于理解本發明。附圖中示出了本發明的實施方式及其描述，用來解釋本發明的原理。在附圖中，
[0022]圖1為根據本發明一個實施例的半導體器件制作方法的流程圖；
[0023]圖2A-2F為根據圖1所示的方法制備半導體器件過程中所獲得的半導體器件結構的不意圖；
[0024]圖3為根據本發明另一個實施例的半導體器件制作方法的流程圖；
[0025]圖4A-圖41為根據圖3所示的方法制備半導體器件過程中所獲得的半導體器件結構的不意圖；
[0026]圖5為根據本發明又一個實施例的半導體器件制作方法的流程圖；以及
[0027]圖6A-圖6E為根據圖5所示的方法制備半導體器件過程中所獲得的半導體器件結構的示意圖。
【具體實施方式】
[0028]接下來，將結合附圖更加完整地描述本發明，附圖中示出了本發明的實施例。但是，本發明能夠以不同形式實施，而不應當解釋為局限于這里提出的實施例。相反地，提供這些實施例將使公開徹底和完全，并且將本發明的范圍完全地傳遞給本領域技術人員。在附圖中，為了清楚，層和區的尺寸以及相對尺寸可能被夸大。自始至終相同附圖標記表示相同的元件。
[0029]應當明白，當元件或層被稱為“在...上”、“與...相鄰”、“連接到”或“耦合到”其他元件或層時，其可以直接地在其他元件或層上、與之相鄰、連接或耦合到其他元件或層，或者可以存在居間的元件或層。相反，當元件被稱為“直接在...上”、“與...直接相鄰”、“直接連接到”或“直接耦合到”其他元件或層時，則不存在居間的元件或層。在附圖中，為了清楚起見，層和區的尺寸以及相對尺寸可能被夸大。并且使用相同的附圖標記表示相同的元件。
[0030]根據本發明的一個方面，提供一種半導體器件的制作方法。為了整體性地了解本發明，首先結合圖1的流程圖以及圖2A-2F中示出的半導體器件結構示意圖對本發明的一個實施例進行整體性地說明。如圖1所示，該半導體的制作方法主要包括以下步驟:
[0031]步驟SllO:提供前端器件，該前端器件上形成有銅層。
[0032]如圖2A所示，前端器件210上形成有銅層220。該銅層220可以用于形成后文將要提到的銅互連圖案。銅層220可以是采用電化學鍍方法等方法形成在前端器件210上的。前端器件210中可以形成包括待與隨后形成的銅互連圖案進行互連的任何結構，該待互連結構可以是場效應晶體管的柵極、源極和/或漏極、接觸孔、通孔、電阻、電容以及存儲單元等中的一種或多種。
[0033]步驟S120:對銅層進行刻蝕，以形成暴露前端器件的開口和銅互連圖案；
[0034]如圖2B所示，通過在銅層220上形成光刻膠，并套準掩模板對其曝光、顯影，形成具有開口圖案的光刻膠層250。其中，為了減小曝光過程中光在光刻膠層250的下表面的反射，使曝光的大部分能量都被光刻膠吸收，可以在光刻膠層250與銅層220之間設置抗反射涂層240。另外，為了保證光刻膠層250中的圖案能夠準確地轉移至銅層220上，還可以在銅層220與抗反射涂層240之間設置硬掩膜層230。該硬掩膜層230可以為SiN、S1N,SiC以及氧化物中的一種或多種。硬掩膜層230可以在刻蝕的過程中使得形成的圖形更準確，此外還可以在接下來進一步制作上層銅填充的通孔(后文中將要提到的)的過程中作為刻蝕阻擋層。
[0035]如圖2C所示，以光刻膠層250為掩膜，以將光刻膠層250中的開口圖案轉移至硬掩膜層230。在此過程中，光刻膠層250可能被消耗。如果抗反射涂層240上還有剩余的光刻膠層250，可選地，可以在該步驟中將其去除。
[0036]如圖2D所示，以抗反射涂層240和硬掩膜層230為掩膜對銅層220進行刻蝕，以形成銅互連圖案260和開口 270。在該刻蝕工藝中，抗反射涂層240可能被完全消耗。根據本發明一個優選實施例，可以采用氫基氣體對銅層220進行干法刻蝕。優選地，該氫基氣體可以包括氫氣。作為示例，氫氣的氣體流速為40SCCM?60SCCM、刻蝕腔室內的壓強為15mTorr?25mTorr。該刻蝕工藝中，紫外光子沖擊、離子撞擊以及氫氣與銅層表面的反應都可以對刻蝕速率產生積極的影響。此外，還可以采用鹵族元素的等離子體對所述銅層進行干法刻蝕。例如，可以在刻蝕腔室內通入含鹵族元素的氣體，例如Cl2等，氣體流量可以為100SCCM?2000SCCM，刻蝕腔室的壓強可以為5mTorr-50mTorr。
[0037]如圖2E所示，可選地，可以將硬掩膜層230去除。當然，也可以保留該硬掩膜層230，以作為后續刻蝕工藝的停止層。
[0038]步驟S130:在開口內形成超低K介電層。
[0039]如圖2F所示，在開口 270內填充超低K介電層280。超低K介電材料可以減小金屬連線之間可能會發生的不利的相互作用或串擾，并有效降低互連的電阻電容(RC)延遲。優選地，該超低K介電層280可以是采用旋涂工藝形成的。通過旋涂的方法形成超低K介電層280，可以使得超低K點階層280涂覆均勻。
[0040]本發明所采用的方法由于是在銅層220中形成開口 270，然后在開口 270中填充超低K介電層280，因此避免了對超低K介電層280進行刻蝕，使其免受刻蝕過程中的離子轟擊，因此減小了對超低K介電層的介電常數K的影響。此外，在本發明提供的該方法中可以采用旋涂技術在開口內填充超低K介電層，不需要采用CMP工藝，也可以減小對超低K介電層的介電常數K的影響。
[0041]根據本發明的一個優選實施例，該前端器件中的待互連結構為銅填充的通孔，以與上述工藝中形成的銅互連圖案260形成雙大馬士革結構。下面將結合圖3的流程圖和圖4A-4I所示的半導體器件結構示意圖對該優選實施例進行詳細描述。
[0042]執行步驟S310:提供半導體襯底，該半導體襯底上具有有源區。
[0043]如圖4A所示，提供半導體襯底410。該半導體襯底410可以是以下所提到的材料中的至少一種:硅、絕緣體上硅(SOI)、絕緣體上層疊硅(SS0I)、絕緣體上層疊鍺化硅(S-SiGeOI )、絕緣體上鍺化硅(SiGeOI)以及絕緣體上鍺(GeOI)。半導體襯底410上形成有有源區，該有源區內可以形成有場效應晶體管的柵極、源極和/或漏極、電阻、電容和/或存儲單元等。該有源區可以通過待互連結構(例如，銅填充的通孔)與上述的銅互連圖案相連。
[0044]執行步驟S320:在半導體襯底上形成介電層。
[0045]如圖4B所示，在半導體襯底410上形成介電層430。該介電層430可以通過旋涂的方式形成。優選地，該介電層430可以為低K介電材料所形成，例如氟硅玻璃(FSG)、氧化娃(silicon oxide)、含碳材料(carbon containing material)、孑L洞性材料(po