專利名稱:可掩模編程的邏輯宏的制作方法
技術領域：
本發明涉及一種可掩模編程(mask-programmable)的邏輯宏，特別用于形成實現任意期望的布爾函數的邏輯電路。
背景技術：
現在的數字電子電路的設計的特點在于電路復雜性不斷地增加、連續驅動趨向小型化，及電路用戶和制造商緊迫的時間和成本壓力。為了能夠快速地反映由數字電路構成的變化需求，已經開發出了所謂的FPGA(現場可編程門陣列)，其表示能夠由用戶自己編程的邏輯電路。FPGA具有能各自執行邏輯功能的可編程邏輯宏的陣列布置。具有邏輯功能的復雜的邏輯芯片通過編程連接或邏輯宏之間的互連而得以實現。
單獨的邏輯宏或邏輯單元本質上是基于查找表設置，用以實現布爾函數。這樣具有N個輸入的查找表應該能夠實現22N個布爾函數。在三個輸入信號的情況下，也就是例如256個可能的布爾函數。借助于可以“在現場”的可編程能力，FPGA算法的靈活性可能需要復雜的區域密集的連接系統、配置存儲器元件及大范圍的布線。作為結果FPGA部件具有比較慢的處理時間并且開發和生產也很貴。
所謂的特定用途集成電路(ASIC)代表其邏輯功能比較容易的適應性和高處理速度之間的妥協。可能被提及的ASIC位于特定的門陣列中，包括可以在生產過程中通過互連與其他部件結合的數字基本元件的規則排列。
高度組織化的ASIC是一些被部分制造并且預定義的電子電路，他們在制造過程期間例如通過特殊調整的掩模步驟而被轉換為特定用途邏輯電路。生產過程通常包含過程工藝上設置開關來限定ASIC中的信號通道，例如通過通孔或被涂覆的金屬連接。
文獻US6,285,218B1說明了例如生產通過標準化的掩模形成邏輯單元的可編程邏輯單元陣列的方法。這個案例的缺點主要在于在用于形成這種類型的獨立的邏輯單元的生產中，需要對所需要的標準部件使用多個不同的掩模。此外，由US6,285,218B1中的邏輯部件僅能實現有限數量的布爾函數。
然而，可靈活地使用的邏輯宏應當能夠實現預定數量的輸入信號的全部可能的布爾函數，也就是說假定N輸入信號應該有22N個布爾函數。DE3148410C2公開了具有3個輸入的可編程邏輯單元，串連的晶體管基本上例如其以可編程方法連接被安置在電源和輸出之間。在所有情況下，輸入信號傳送給晶體管的控制端。由于可以以可編程的方式用其他晶體管來跨接晶體管的可控制通路，因而能夠獲得期望的布爾函數。根據DE3148410C2的邏輯電路同樣具有僅能實現有限的布爾函數的缺點。而且，“在現場”的可編程性在電路系統上需要高額的花費，這體現在包括多個處理步驟的復雜的生產方法上。因此，現有技術中沒有包括任何可以靈活地由生產過程中指定的少數編程步驟來進行調整的邏輯宏。

發明內容因此，本發明的一個目的是提供一種可掩模編程的邏輯宏，用來對給定的預定數量的輸入信號實現盡可能多的布爾函數，并且同時在生產過程中能夠以少數編程步驟簡單地加以調整。
該目的通過具有專利權利要求
1的特征的可掩模編程的邏輯宏完成。此外，具有專利權利要求
13的方法步驟的用于編程邏輯宏的方法完成了所述目的。
因此，規定了一種可掩模編程的邏輯宏，其具有至少三個輸入端和一個輸出端，具有第一組晶體管的至少三個晶體管-形成在半導體襯底上-每個晶體管具有可控制的通路和控制端。在這種情況下，通過金屬化第一金屬化區域，使可控制的通路在電源端和輸出端之間相互串連。此外，根據本發明晶體管以下面的方式排列在半導體襯底上至少一個可控制通路可以通過金屬化第一金屬化區域而被跨接，并且通過金屬化第二金屬化區域，使對應的輸入端連接至對應的控制端成為可能。
根據本發明，原理上任意布爾函數可以由可掩模編程的邏輯宏表示。這樣，晶體管被安置使得三個可控制通路可以相互串連在提供的電源端和輸出端之間，這樣相應的金屬化區域相互連接各自的源極和漏極端。作為替換，獨立的可控制通路可以通過簡單的金屬化跨接。因此，例如通過簡單的掩模編程，可以定義相應的晶體管電路的互連，也就是說金屬化區域的限定部分被金屬化。然后輸入信號可以通過金屬化第二金屬化區域被連接至各自的柵極端或晶體管的控制端。因此，根據本發明，邏輯宏的邏輯函數可以通過一個編程掩模和所述宏的生產方法中的一個金屬化步驟定義。
優選地，提供至少另一組晶體管，其與第一電源端和輸出端之間的第一組的晶體管并聯。
這使得并聯的晶體管電路增多，任何情況下輸入信號被傳送給控制端并且第一金屬化區域的金屬化的選擇定義了晶體管的可控制通路是否跨接或以與其他可控制通路串連的方式實現。原理上，利用多組晶體管來擴充根據本發明的邏輯宏將會產生更大的表示空間用于布爾函數的實現。也就是說，根據本發明，提供越多的晶體管，就能夠以可掩模編程的方式定義越多的不同的布爾函數。
特別優選地，晶體管中的至少一個第一互補組也連接在第二電源端和輸出端之間。
在根據本發明的邏輯宏的優選實施例中，每個具有三個晶體管的四個第一組和每個具有三個互補的晶體管的四個第二組被提供用于實現布爾函數，存在于輸入端的三個信號控制各自的布爾函數并且函數結果以輸出信號被輸出。該優選實施例因此可以用可編程方式代表三個輸入信號的全部256個布爾函數。然后期望的被編程的布爾函數的選擇規定了將在生產過程中被金屬化的第一和第二金屬化區域。
優選地，相應的晶體管在其半導體襯底上在平面視圖中基本上具有矩形的摻雜晶體管區域，其上形成有條帶型源極區域、柵極區域及漏極區域。源極、柵極和漏極區域基本地垂直于形成在半導體襯底上的輸出端條帶。而且通過對第一金屬化區域的金屬化使鄰近的晶體管的源極和/或漏極區域能夠相互連接。這種有利的幾何布置允許特別小和簡單的金屬化區域實施例并因此產生簡單的編程掩模生產。
在有利的方式中，晶體管組的源極、柵極和漏極區域在任何情況下基本以直線布置并且可以通過金屬化第一和/或第二金屬化區域而相互連接。因此，例如，晶體管的可控制通路可能通過將各自的源極或漏極區域用作鄰近的將被跨接的晶體管的其他源極或漏極區域之間的連接網而以簡單的方式跨接。
在一個優選實施例中，相互平行的輸入端條帶基本上垂直于柵極區域，然后通過金屬化第二金屬化區域使柵極端與輸入端條帶相連。
在有利的方式中，輸入端條帶和/或輸出端條帶和/或源極、柵極和漏極區域具有至少部分金屬材料或含有金屬的材料。柵極區域優選地具有多晶硅。晶體管優選地形成為MOSFET晶體管。此外，晶體管可以以矩陣式形式安置在晶體管矩陣中。
此外，本發明提供了編程邏輯宏的方法，特別是根據本發明編程邏輯宏的方法，具有如下步驟a)提供具有形成在半導體襯底上的至少三個晶體管的預制邏輯宏，該晶體管每個具有源極、柵極和漏極區域，以如下方式安置，位于柵極區域下面的對應的可控制通路可以通過金屬化第一金屬化區域跨接源極或漏極區域，或者通過金屬化第一金屬化區域使第一晶體管的至少一個源極區域和第二晶體管的漏極區域相互連接，并且具有至少一個電源端條帶和輸出端條帶；b)通過編程掩模以如下方式在半導體襯底上金屬化第一金屬化區域，對應的第一可控制通路或者串連于第二可控制通路或者跨接對應的源極或漏極區域并且至少一個源極區域被連接至電源端條帶并且至少一個漏極區域被連接至輸出端條帶；c)在晶體管的柵極區域金屬化第二金屬化區域；并且d)在第二金屬化區域上形成至少三個輸入端條帶。
各個打算根據輸入信號執行的布爾函數的編程或定義可以根據本發明通過定義將被金屬化的金屬化區域而被編程。因此，根據本發明，其特別簡化了連接在一起的邏輯宏或共同成型以形成可以以應用特定方式進行調整的整個邏輯芯片。通過保持根據本發明的預制的邏輯宏，產品的費用以及特別是曝光掩模的成本相對現有技術有了顯著地降低。根據本發明，僅需要在邏輯宏中提供實施期望的布爾函數的標準編程掩模。
特別優選地，電源端條帶、輸出端條帶和第一金屬化的金屬化區域形成在預制邏輯宏的同一個加工層中。這種方式另外避免了邏輯宏生產方法中的處理步驟，因為電源端條帶和輸出端條帶通常必須保持。根據本發明，這樣可以有利地結合在一個編程掩模里。晶體管優選地用CMOS工藝生產。
本發明的其它的優點改進和開發為從屬權利要求
的主題并且以參考附圖描述的示例性實施例為依據。
附圖中圖1示出了根據本發明的邏輯宏的基本形式；圖2示出了邏輯宏的優選實施例的電路圖；圖3示出了根據本發明的邏輯宏的優選布置；圖4示出了編程為NAND門的邏輯宏的電路圖；圖5示出了作為邏輯宏的NAND門的編程電路；圖6示出了編程為NAND門的邏輯宏的編程布置；圖7示出了編程為NXOR門的邏輯宏的電路圖；圖8示出了編程為NXOR門的邏輯宏的布置；在附圖中，除非有另外的規定，相同的或功能上相同的部件具有同樣的參考符號。
具體實施方式圖1示出了根據本發明的可掩模編程的邏輯宏1的基本電路。這個例子中提供第一、第二和第三PMOS晶體管2、3、4每個具有源極、柵極和漏極端子S、G、D。第一PMOS晶體管2的源極端子S與具有電源電壓電位VDD的電源端子5連接，并且第三PMOS晶體管4的漏極端子D與輸出端子7通過“開關”6連接。可控制的通路或晶體管2、3和4各自的源-漏通路可以在電源端子5和輸出端子7之間串聯連接。這種情況下，開關8、9分別如圖所示位于第一晶體管2的漏極端子D和第二晶體管3的源極端子S之間，還位于第二晶體管3的漏極端子D和第三晶體管4的源極端子S之間，開關既可以連接不同晶體管2、3、4的源極和漏極端子S、D，還可以通過橋接線10、11、12跨接相應的可控制通路或晶體管2、3、4的源-漏通路。
開關位置可以根據本發明以可掩模編程的方式通過對金屬化區域進行金屬化而來定義。這里圖示的邏輯宏1被實現在半導體襯底上，這里沒有示出該襯底。這里及下文的開關，例如6、8、9，應該以這樣的方式理解，開關位置之一在生產方法中通過在相應的半導體襯底上形成金屬化的金屬化區域而加以限定。
此外，提供了分別接入輸入信號a、b、c的輸入端子13、14、15和分別接入互補的輸入信號a_n、b_n、c_n的互補輸入端子16、17、18。晶體管2、3、4各自的柵極端子G可以在任何情況下通過開關19、20、21與輸入端子13、14、15或互補的輸入端子16、17、18連接。在這種情況下，開關特性可以再一次地理解為通過在半導體襯底上金屬化兩個金屬化區域而在各自的柵極端子G和輸入端子13、14、15或互補的輸入端子16、17、18之間的連接。
對應的互補輸入信號a_n、b_n、c_n可以通過反向電路22從輸入信號a、b、c中獲得，反向電路例如在圖1B中示出。通過連接的選擇或者通過對開關6、8、9、19、20、21的開關設置限定了邏輯宏的邏輯函數或布爾函數。
如果一組例如圖1A中所示的三個晶體管被編程或被配置為圖1C所示，則產生輸入信號a、b、c的邏輯AND。在圖1C的這個示例中，第一互補或反向輸入信號a_n被提供給第一晶體管2的柵極端子或控制端子，反向第二輸入信號b_n被提供給第二晶體管3的柵極端子，以及反向第三輸入信號c_n被提供給第四晶體管的柵極端子。晶體管的可控制通路串聯連接在電源端子和輸出端子之間。如已經指出的關于圖1A的開關，通過根據本發明提供的金屬化區域的金屬化將相應的連接實現在半導體襯底上。
具有三個輸入或用于處理三個輸入信號a、b、c的可掩模編程的邏輯宏1具有八個不同(23)的邏輯輸入狀態。為了為全部這些可能的輸入狀態實現信號通路，可能需要在一個邏輯宏中提供這種類型的八個不同的編程或配置邏輯宏1。然而申請人研究顯示，只需要三組晶體管就可以實現全部的布爾函數。數學上，執行最小化是可能的，借此輸入信號的邏輯電平的排列不再必須考慮乘以相應的晶體管組。需要最多晶體管組來實現的布爾函數為與運算(AND)及非等效(也稱作異或)EXOR。EXOR函數可以例如實現為三個輸入信號，具有四個根據a.b_n.c_n+a_n.b.c_n+a_n.b_n.c+a.b.c規格的晶體管組。更具體的示例性實施例將在下面詳細地說明。
圖2示出了根據本發明的邏輯宏100的示例性實施例的電路圖。
為了用邏輯宏100實現三個輸入信號或變量a、b、c的全部可能的256個布爾函數，四組晶體管1、24、25、26并聯在電源端子5(在所有情況下都提供第一電源電壓電位VDD)和通向輸出端子7的輸出線31之間。
晶體管組1、24、25、26在所有情況下都規定為如圖1A中說明的形式。第一、第二、第三和第四組1、24、25、26都由PMOS晶體管構成。此外另外的四組27、28、29、30互補的NMOS晶體管并聯在輸出線31和第二電源端子32之間，第二電源端子32在所有情況下都提供第二電源電壓電位VSS。
例如，第一電源電壓電位VDD用作第一邏輯電平，高(1)，而第二電源電壓電位VSS用作第二邏輯電平，低(0)。
第二、第三和第四組晶體管24、25、26的編號對應第一組1的編號，第二、第三和第四組的第一晶體管被分別編號為102、202、302。相應的開關或金屬化區域也類似地由108、208、308等標識。
第一、第二、第三及第四互補的晶體管組27、28、29、30實質上類似第一組1構造。在這種情況下，第一、第二、和第三晶體管702、703、704的源-漏通路可以串連在第二電源端子33和輸出線31或通過開關706、708、709的輸出端子7之間。晶體管702、703、704的可控制通路可以根據開關706、708、709的配置或位置而被橋接。通過開關719、720、721，輸入信號a、b、c或相應的反向輸入信號a_n、b_n、c_n可以耦接至晶體管702、703、704的柵極端子。在所有情況下都類似地選取第一、第二和第三互補組27、28、29的第一、第二和第三晶體管402、403、404、502、503、504、602、603、604的命名。開關或可金屬化的金屬化區域406、408、409、419、420、421、506、508、509、519、520、521、606、608、609、619、620、621也類似取名。
相應的反向輸入信號a_n、b_n、c_n可以由如圖2B示出的反向器電路生成。為此，邏輯宏100此外還具有分別在其輸入的上游連接有開關36、37、38的第一、第二和第三反向器33、34、35。這樣在給定了相應的開關位置情況下，互補或反向輸入信號a_n、b_n、c_n可以在相應的反向器33、34、35的輸出上被分接。在另一個開關位置，該位置可以在所有情況下通過對金屬化區域進行金屬化而再一次生產，第二邏輯電平在所有情況下作為送入第一電源電壓電位VDD的結果或第一邏輯電平而在反向器33、34、35的輸出端被輸出。
通過限定開關位置，三個輸入變量的任意邏輯函數能夠由根據本發明的邏輯宏100實現。
圖3以示例性布置示出了未編程邏輯宏100。PMOS晶體管2、3、4形成在半導體襯底39上，所述晶體管的第一組1-相當于圖2中的第一組1-將作為例子在下面說明。每個晶體管2、3、4都具有由多晶硅形成的柵極區域40、41、42。
此外在所有情況下提供源極區域43、44、45和漏極區域46、47、48。大體上，指定的漏極或源極區域取決于針對電源電壓電位的對應區域的互連。晶體管2、3、4、102、103、104、202、203、204、302、303、304及相應的互補的PMOS晶體管402、403、404、502、503、504、602、603、604、702、703、704同樣以矩陣式安置。
第一電源端條帶49由金屬形成，第二電源端條帶50和輸出端條帶51在任何時候都相互平行，輸出端條帶形成輸出線31。
晶體管2、3、4的組1的柵極區域40、41、42被安置在一條直線上，源極區域43、44、45被安置在一條直線上，以及漏極區域46、47、48被基本安置在一條直線上。
電源端條帶49、50、輸出端條帶51和條帶型漏極和源極區域43、44、45、46、47、48優選的用一個處理步驟在一層的金屬M1中形成。
第一金屬化區域X1被提供于晶體管2、3、4的第一組1的源極區域43、44、45之間，以及同樣在電源端條帶49和鄰接的源極和漏極區域43、46之間。第一金屬化區域還被提供在輸出端條帶51和鄰接的源極-漏極區域45、48之間。
可以通過金屬化單獨的金屬化區域以簡單的方式產生電聯接，例如源極區域43和電源條帶49之間的以及同樣漏極區域46和漏極區域47之間的和漏極區域47和漏極區域48之間的還有漏極區域48和輸出條帶51之間的金屬化區域。這樣晶體管2的可控制通路可在電源端條帶49和輸出端條帶51之間被連接。
此外，平行于電源端條帶49、50和輸出端條帶51，由第一金屬M1構成的連接網52也被提供在金屬化區域X1之間。
為了與控制端或柵極區域40、41、42通信，提供第二金屬化區域X2，其可以被實現為垂直的通孔，例如在其上面，平行于輸出條帶51和電源端條帶49、50，輸入端條帶53、54被實現在第二金屬層M2中。通過金屬化第二金屬化區域X2有可能定義相應的柵極區域40預定耦接至的端條帶53、54中的一個。這里，作為示例，輸入信號a被傳給第一輸入端條帶53并且互補的輸入信號a_n被傳給第二輸入端條帶54。
這樣相應的第一金屬化區域X1對應圖2中示出的開關6、8、9、106、108、109、206、208、209、306、308、309、406、408、409、506、508、509、606、608、609、706、708、709。第二金屬化區域相應地對應開關19、20、21、119、120、121、219、220、221、319、320、321、419、420、421、519、520、521、619、620、621、719、720、721。
根據本發明，每個可能的開關位置，如圖2中示出的，可以通過簡單的掩模編程獲得，也就是說對金屬化區域X1、X2的限定區域進行金屬化。因此，根據本發明實現的對應的邏輯宏可以通過限定單個曝光掩模被配置或編程，后者依次對金屬化區域的金屬化進行了定義。這里示出的邏輯宏100能夠實現三個輸入變量的全部256個可能的布爾函數。
根據本發明的邏輯宏因此大大地簡化了邏輯電路的設計復雜度，所述電路以應用特定的方式被調整并且根據本發明的邏輯宏而被構造。僅需要使邏輯宏100根據本發明預置并為期望的特定布爾函數創建編程掩模。
圖4示出了根據本發明編程為NAND門的邏輯宏200的示例性實施例。
相應的NAND函數的實現僅要求晶體管的第一組1和互補的晶體管的第一、第二和第三組。通過對開關6、8、9、19、20、21、406、408、409、421、506、508、509、520、606、608、609及619編程來完整限定互連。未使用剩余的開關，或在版圖中沒有對相應的金屬化區域進行金屬化。
在圖5中示出了根據該NAND門200而被編程的邏輯門，作為一個版圖。為了這個目的，對于初始未編程的邏輯宏的金屬化區域(對應于開關)進行金屬化，例如在圖3中被標記為100。在圖5中，現在通過圖4中的相應的開關的參考符號標記對應于開關且被利用或被金屬化的金屬化位置。
此外，金屬化位置55、56、57、58被金屬化，以便將第一晶體管2的源極區域43連接至電源端條帶49并且將晶體管402、502、602各自的源極區域連接至第二電源端條帶50。
實現在第一金屬層M1的金屬化區域的金屬化選擇導致晶體管2、3、4、404、503、602如圖6中所示的電路互連。晶體管102、103、104、202、203、204、302、303、304、402、403、502、504、603、604、702、703、704未被使用。
作為示例，由于開關位置或金屬化區域408、409的金屬化，PMOS晶體管403的可控制通路被晶體管403的源極區域跨接。
輸入信號a、b、c、a_n、b_n、c_n通過平行的輸入端條帶53、59、60、61、62、63借助于相應的第二金屬化區域19、20、21、421、520和619而耦接至相應的柵極區域。
因此期望的布爾函數可以僅在一個掩模步驟或一個生產過程步驟中通過使用這里使用的用于金屬化金屬化區域6、8、9、19、55、56、57、58、406、408、409、421、506、508、509、520、606、608、609、619的掩模而定義。
這樣實現的電路在圖6中以最簡化的形式示出。第一、第二和第三PMOS晶體管2、3、4的可控制通路串行連接在電源端5和輸出端7之間、輸入信號a被供給PMOS晶體管的控制端，輸入信號b被供給第二PMOS晶體管3的控制端并且輸入信號c被供給第三晶體管4的控制端。
互補晶體管的第一組27的第三NMOS晶體管404被連接在第二電源端32和輸出端7之間，輸入信號a被供給第三互補NMOS晶體管404的控制端。
互補晶體管的第二組28的第二NMOS晶體管503通過其可控制通路被連接在輸出端7和第二電源端32之間，輸入信號B被供給到控制端。
互補的晶體管的第三組29的第一NMOS晶體管602的可控制通路被連接在輸出端7和第二電源端32之間，輸入信號c被供給控制端。
根據本發明編程的互連200產生了三個輸入信號a、b、c的布爾NAND函數。如果，作為示例，出現輸入信號a＝0、b＝0、c＝0的組合，則輸出信號z＝1被輸出。對于輸入信號電平的所有其他組合，輸出信號為z＝0。
圖7示出了根據本發明的邏輯宏的另一編程示例。
根據圖7在原理電路300中實現了NXOR門。所有的晶體管組都被用于實現NXOR函數。在圖7中標注出了要通過金屬化而被相應設置或編程的開關。在圖8中對于在版圖300′中被相應金屬化的金屬化區域給出了同樣的參考符號。除了掩模編程的開關位置之外，還提供了用于將電源端條帶49、50連接至相應的晶體管的金屬化區域55、56。
這里示出的版圖300的變體包括固定實現第二金屬化區域64，以便與第四晶體管組26和第四互補晶體管組30中相應的柵極區域連接。可編程邏輯宏還可以具有反向器布置，用于生成如圖7B中所示的反向輸入信號a_n、b_n、c_n。圖7B和8示出了編程為NXOR門的邏輯宏。輸入信號組合abc＝001、010、100和111時輸出信號z＝0，并且輸入組合abc＝000、110、101、011在輸出端引出邏輯1。
盡管本發明已經基于特定示例性實施例進行了說明，但是并不限于此，而是在不背離本發明的基本原理的情況下進行任意期望方式的修改。
特別地，如圖3、5和8所示，根據本發明的可掩模編程的邏輯宏的版圖不需要具有幾何和拓撲形式。
盡管示例性實施例實現了具有三個輸入的布爾函數，本發明可以根據需要而被擴展到例如四個輸入信號，通過提供具有按照本發明布置的多于三個晶體管的晶體管組。為了以任意期望的布爾函數處理四個輸入信號，例如需要實現包括四個晶體管組的晶體管矩陣，其中每個晶體管組具有四個晶體管，及同樣數量的互補的晶體管。這樣需要32個晶體管，用來實現取決于四輸入信號的布爾函數。
為了實現具有多于三個輸入變量的布爾函數，還可以在3個輸入端多路復用多個根據本發明編程的邏輯宏或函數發生器。然后可以用并行連接的邏輯宏的輸入信號a、b、c，控制在兩個邏輯宏的輸出信號間轉換的多路復用器的第四輸入信號。
如果特別選定的布爾函數不需要必須被實現，根據本發明的邏輯宏的相應版圖可以進一步被簡化。如果，作為示例，XOR函數可以被省略，可能，如圖8中示出的，將晶體管組26和30在任何情況下固定連接至輸入信號a、b、c和各自的非反向輸入信號a_n、b_n、c_n。
還有可能通過有利的互連節省一些晶體管。例如，在圖7和8中，可能在晶體管402的漏極端D和晶體管503的源極端S之間及同樣在晶體管602的漏極端和晶體管703的源極端之間產生水平連接。這樣晶體管502和702就可以被節省了。在更多晶體管的情況下，類似的簡化電路也是可能的。
參考符號列表1 邏輯宏2、3、4 晶體管5 電源端6 開關7 輸出端8、9 開關10、11、12 橋接線13、14、15、輸入端
16、17、1819、20、21 開關/金屬化區域22 反向器23 與門24、25、26 晶體管組27、28、29、3031 輸出線32 電源端33、34、35 反向器36、37、38 開關/金屬化區域39 半導體襯底40、41、42 柵極區域43、44、45 源極區域46、47、48 漏極區域49、50 電源端條帶51 輸出端條帶52 連接網53、54 輸入端條帶55、56、57、58 金屬化區域59、60、61 輸入端條帶62、63100 邏輯宏102、103、104 PMOS晶體管106、108、109、開關/金屬化區域119、120、121202、203、204 PMOS晶體管206、208、209219、220、221 開關/金屬化區域302、303、304 PMOS晶體管306、308、309 開關/金屬化區域
319、320、321402、403、404 NMOS晶體管406、408、409、開關/金屬化區域419、420、421502、503、504 NMOS晶體管506、508、509、開關/金屬化區域519、520、521602、603、604 NMOS晶體管606、608、609、開關/金屬化區域619、620、621702、703、704 NMOS晶體管706、708、709、開關/金屬化區域719、720、721a、b、c 輸入信號a_n、b_n、c_n 互補輸入信號VDD、VSS 電源電壓電位Z 輸出信號M1、M2 金屬X1、X2 金屬化區域
權利要求
1.可掩模編程的邏輯宏(1)a)具有至少三個輸入端(13-18)和一個輸出端(7)；b)具有第一組(1)晶體管的至少三個晶體管(2、3、4)-形成在半導體襯底(39)上-每一個晶體管都具有可控制的通路(S-D)和控制端(G)；c)可以通過金屬化第一金屬化區域(6、8、9)，使可控制的通路(S-D)在電源端(5)和輸出端(7)之間相互串連連接；d)晶體管(2、3、4)以至少一個可控制通路可以通過金屬化(S-D)第一金屬化區域(6、8、9)跨接的方式被安置在半導體襯底(39)上；并且e)可以通過金屬化第二金屬化區域(19、20、21)，使對應的輸入端(13-18)連接至對應的控制端(G)。
2.如權利要求
1的邏輯宏(1、100)，其特征在于，提供至少另一組(24、25、26)晶體管(102、103、104、202、203、204、302、303、304)，所述另一組晶體管與第一組(1)的晶體管(2、3、4)并聯在第一電源端(5)和輸出端(7)之間。
3.如權利要求
2的邏輯宏(1、100)，其特征在于，晶體管(402、403、404、502、503、504、602、603、604、702、703、704)中的至少一個第一互補組(27、28、29、30)連接在第二電源端(32)和輸出端(7)之間。
4.如上述權利要求
中至少一個所述的邏輯宏(1、100)，其特征在于，每個具有三個晶體管(2、3、4、102、103、104、202、203、204、302、303、304)的四個第一組(1、24、25、26)和每個具有三個互補的晶體管(402、403、404、502、503、504、602、603、604、702、703、704)的四個第二組(27、28、29、30)被提供用于實現布爾函數，存在于輸入端(13-18)的三個信號(a、b、c)控制各自的布爾函數并且函數結果以輸出信號(z)被輸出。
5.如權利要求
4的邏輯宏(1、100)，其特征在于，通過第一和/或第二金屬化區域(X1、X2)的金屬化來限定各自的布爾函數。
6.如上述權利要求
中至少一個所述的邏輯宏(1、100)，其特征在于，相應的晶體管(2)在其半導體襯底(39)上在平面視圖中基本上具有一個矩形的摻雜晶體管區域(2)，其上形成有條帶型源極區域(43)、柵極區域(40)及漏極區域(46)，該源極、柵極和漏極區域(43、40、46)基本垂直于形成在半導體襯底(39)上的輸出端條帶(51)，并且可以通過對第一金屬化區域(X1)的金屬化使鄰近的晶體管(2、3)的源極和/或漏極區域(43、44)相互連接。
7.如權利要求
6的邏輯宏(1、100)，其特征在于，晶體管組(1)的源極、柵極和漏極區域(43、44、45；40、41、42；46、47、48)在各種情況下基本以直線布置并且可以通過金屬化第一和域第二金屬化區域(X1、X2)相互連接。
8.根據權利要求
6或7的邏輯宏(1、100)，其特征在于，相互平行的輸入端條帶(53、54)被提供為基本上垂直于柵極區域(40、41、42)，通過金屬化第二金屬化區域(X2)使柵極區域(40、41、42)與輸入端條帶(53、54)相連。
9.如權利要求
8的邏輯宏(1、100)，其特征在于，輸入端條帶和/或輸出端條帶(51、53、54)和/或源極、柵極和漏極區域(43、40、46)具有至少部分金屬材料或含有金屬的材料。
10.如權利要求
6-9中之一的邏輯宏(1、100)，其特征在于，柵極區域(40、41、42)具有多晶硅。
11.如上述權利要求
中至少一個的邏輯宏(1、100)，其特征在于，晶體管形成為MOSFET晶體管。
12.如上述權利要求
中至少一個的邏輯宏(1、100)，其特征在于，晶體管以矩陣式形式安置在晶體管矩陣中。
13.用于編程特別是如權利要求
1-12之一所述的邏輯宏(1、100)的方法，具有如下步驟a)提供具有形成在半導體襯底(39)上的至少三個晶體管(2、3、4)的預制邏輯宏(1、100)，這些晶體管(2、3、4)每一個都具有源極、柵極和漏極區域(43、40、46)，以如下方式安置，位于柵極區域(40)下面的對應的可控制通路可以通過金屬化第一金屬化區域(506、509)跨接源極或漏極區域，或者通過金屬化第一金屬化區域使第一晶體管(2)的至少一個源極區域和第二晶體管的漏極區域相互連接，并且具有至少一個電源端條帶(49、50)和輸出端條帶(51)；b)通過一個編程掩模以如下方式在半導體襯底(39)上金屬化第一金屬化區域(X1)對應的第一可控制通路或者串連連接于第二可控制通路，或者跨接對應的源極或漏極區域，并且至少一個源極區域(43)被連接至電源端條帶(50、49)并且至少一個漏極區域被連接至輸出端條帶(51)；c)在晶體管(2、3、4)的柵極區域金屬化第二金屬化區域(X2)；并且d)在第二金屬化區域(X2)上形成至少三個輸入端條帶(53、54、59、60)。
14.如權利要求
13的方法，其特征在于，電源端條帶(49、50)、輸出端條帶(51)和第一金屬化的金屬化區域(X1)形成在預制邏輯宏(1、100)的同一個加工層中。
15.如權利要求
13或14的方法，其特征在于晶體管用CMOS工藝生產。
專利摘要
可掩模編程的邏輯宏(1)具有至少三個輸入端(13－18)和一個輸出端(7)，具有第一組(1)晶體管的至少三個晶體管(2、3、4)－形成在半導體襯底(39)上－每個晶體管具有可控制的通路(S－D)和控制端(G)，通過金屬化第一金屬化區域(6、8、9)，使可控制的通路(S－D)在電源端(5)和輸出端(7)之間相互串連連接成為可能；這些晶體管(2、3、4)以至少一個可控制通路(S－D)可以通過金屬化第一金屬化區域(6、8、9)跨接的方式被安置在半導體襯底(39)上，并且通過金屬化第二金屬化區域(19、20、21)，使對應的輸入端(13－18)連接至對應的控制端(G)成為可能。
文檔編號H01L23/52GK1996601SQ200610128554
公開日2007年7月11日 申請日期2006年5月19日
發明者W·坎普, S·克佩, M·謝普勒 申請人:英飛凌科技股份公司導出引文BiBTeX, EndNote, RefMan