本發明涉及(ji)半導體功率器件，尤(you)其涉及(ji)一種高(gao)性能(neng)mosfet功率器件外延設計結構、制(zhi)作方(fang)法及(ji)應用。

背景技術：

1、功率mosfet器件(jian)(jian)是開(kai)(kai)關變(bian)(bian)換(huan)器中常用(yong)(yong)的(de)功率器件(jian)(jian)，其損(sun)(sun)耗(hao)(hao)的(de)大(da)(da)小(xiao)對開(kai)(kai)關變(bian)(bian)換(huan)器的(de)性能和(he)效率有(you)著(zhu)直接(jie)的(de)影(ying)響。功率mosfet器件(jian)(jian)的(de)損(sun)(sun)耗(hao)(hao)主要由導通(tong)(tong)(tong)損(sun)(sun)耗(hao)(hao)和(he)開(kai)(kai)關損(sun)(sun)耗(hao)(hao)兩部分(fen)組成(cheng)，通(tong)(tong)(tong)常都會(hui)(hui)選用(yong)(yong)具有(you)低(di)導通(tong)(tong)(tong)電(dian)(dian)阻(zu)、低(di)開(kai)(kai)關損(sun)(sun)耗(hao)(hao)等特性的(de)功率mosfet器件(jian)(jian)。低(di)導通(tong)(tong)(tong)電(dian)(dian)阻(zu)會(hui)(hui)帶來(lai)低(di)的(de)導通(tong)(tong)(tong)損(sun)(sun)耗(hao)(hao)，但對于(yu)傳(chuan)統的(de)功率mosfet器件(jian)(jian)而言，導通(tong)(tong)(tong)電(dian)(dian)阻(zu)ron∝bv2.5，使用(yong)(yong)bv（擊穿電(dian)(dian)壓）高的(de)產品(pin)，ron（導通(tong)(tong)(tong)電(dian)(dian)阻(zu)）也會(hui)(hui)同(tong)步增大(da)(da)。

2、外(wai)(wai)延(yan)層(ceng)(ceng)的摻(chan)雜分布是(shi)決定功(gong)(gong)率mosfet器(qi)(qi)(qi)件(jian)(jian)性能的一個關鍵參數。功(gong)(gong)率mosfet器(qi)(qi)(qi)件(jian)(jian)通常使用(yong)單外(wai)(wai)延(yan)層(ceng)(ceng)、雙(shuang)外(wai)(wai)延(yan)層(ceng)(ceng)甚(shen)至三個外(wai)(wai)延(yan)層(ceng)(ceng)，例如溝槽mosfet器(qi)(qi)(qi)件(jian)(jian)和sgt?mosfet器(qi)(qi)(qi)件(jian)(jian)。n型mosfet器(qi)(qi)(qi)件(jian)(jian)通常使用(yong)磷(lin)作(zuo)為外(wai)(wai)延(yan)層(ceng)(ceng)摻(chan)雜。在外(wai)(wai)延(yan)層(ceng)(ceng)設計中，每個外(wai)(wai)延(yan)層(ceng)(ceng)通常使用(yong)恒定的摻(chan)雜濃度(du)。

3、當功率(lv)mosfet器件(jian)使用雙外(wai)延(yan)(yan)層(ceng)時，第二次(ci)生(sheng)長的外(wai)延(yan)(yan)層(ceng)通常是漂移(yi)外(wai)延(yan)(yan)層(ceng)的一(yi)部分，這是為了進一(yi)步提(ti)高mosfet的擊穿電壓。擊穿電壓越高的mosfet?rdson（導通電阻）也(ye)將更高。

技術實現思路

1、針對上述存在的(de)問題，本發明旨在提供一種高(gao)性能mosfet功(gong)率(lv)器件(jian)外(wai)(wai)延(yan)設(she)計結構、制作方法(fa)及應用，該mosfet功(gong)率(lv)器件(jian)外(wai)(wai)延(yan)設(she)計采用砷成型(xing)(xing)第一外(wai)(wai)延(yan)層和精準的(de)負(fu)斜率(lv)階(jie)梯(ti)式摻雜濃(nong)度(du)成型(xing)(xing)的(de)第二外(wai)(wai)延(yan)層，使得功(gong)率(lv)mosfet器件(jian)在bv增加的(de)同時降低導通電(dian)阻，提升dc-dc能量轉換效率(lv)，同時降低功(gong)率(lv)器件(jian)的(de)制造成本。

2、為了實現上(shang)述(shu)目的，本發明所采用的技術方(fang)案如(ru)下：一(yi)種高性(xing)能mosfet功率器件外(wai)延(yan)設(she)計結構，具有襯底，在所述(shu)襯底上(shang)由(you)內向(xiang)外(wai)依次設(she)置有第(di)一(yi)外(wai)延(yan)層(ceng)和第(di)二外(wai)延(yan)層(ceng)；

3、所(suo)述(shu)第(di)一外延(yan)層以高濃(nong)度砷摻雜成型在所(suo)述(shu)襯(chen)底(di)上(shang)，且該第(di)一外延(yan)層阻擋所(suo)述(shu)襯(chen)底(di)擴散；

4、所述第二外延層以負(fu)斜率(lv)階梯式摻雜濃度(du)成型在所述第一(yi)外延層上。

5、優選的，所述(shu)第一外延(yan)層的rdson占比小于mosfet功率器件總rdson的5%。

6、一種高性(xing)能mosfet功(gong)率器件(jian)外延設計(ji)結構的制(zhi)作方法，包括以下步驟(zou)：

7、s1、在襯底(di)上依次(ci)成型高濃度(du)砷摻雜的(de)第一(yi)外延層(ceng)、n型磷(lin)離子注(zhu)入形成的(de)第二外延層(ceng)及生長第一(yi)氧化(hua)層(ceng)。

8、s2、去(qu)掉第一氧化層(ceng)并淀(dian)積硬掩膜，后在第二外延層(ceng)上刻蝕(shi)溝槽。

9、s3、去(qu)除(chu)(chu)硬掩膜，生長犧(xi)牲氧化層，待(dai)犧(xi)牲氧化層去(qu)除(chu)(chu)后，接著(zhu)在溝槽側壁生長線(xian)性(xing)氧化層及淀積(ji)屏蔽柵。

10、s4、在所述(shu)屏(ping)蔽柵(zha)上淀積第二氧化層并(bing)刻蝕形(xing)成(cheng)ipo。

11、s5、在(zai)溝槽側壁生長第三氧化層(ceng)并(bing)淀積控(kong)制柵(zha)，后對控(kong)制柵(zha)進(jin)行(xing)退火(huo)，并(bing)在(zai)第二外(wai)延層(ceng)表(biao)面且作為mosfet功(gong)率(lv)器件的溝道區域開(kai)啟電壓區域注入p-body?implant形成(cheng)p-體區。

12、s6、注(zhu)入n+?source?implant砷形成(cheng)器件的源極，并淀積(ji)一層bpsg；在(zai)溝(gou)道區域形成(cheng)接(jie)觸孔且穿過源極與(yu)p-體區連接(jie)，后注(zhu)入p型ct?implant，并淀積(ji)ti/tin和金(jin)屬鎢作為填(tian)充(chong)contact形成(cheng)接(jie)觸孔金(jin)屬層，后刻(ke)蝕到bpsg表面。

13、s7、將源(yuan)極和p-體(ti)區(qu)通過contact引出到正面源(yuan)極金屬層(ceng)，后在mosfet功(gong)率器件背(bei)面形成背(bei)面漏極金屬層(ceng)。

14、優(you)選(xuan)的，在第(di)二外(wai)延(yan)層(ceng)朝向第(di)一外(wai)延(yan)層(ceng)方向進行摻雜濃度逐漸降低(di)的n型磷離(li)子注入，形(xing)成(cheng)負斜率階梯(ti)式摻雜濃度成(cheng)型的第(di)二外(wai)延(yan)層(ceng)。

15、一種如上述(shu)所述(shu)的高性(xing)能mosfet功(gong)率器(qi)件外延設計結構的制(zhi)作(zuo)方(fang)法(fa)在制(zhi)作(zuo)溝槽型(xing)和屏蔽柵型(xing)mosfet功(gong)率器(qi)件中的應(ying)用。

16、本(ben)發明的(de)有益效果是：本(ben)發明采用高濃度砷(shen)摻(chan)雜成(cheng)(cheng)型第一外延層(ceng)和精(jing)準的(de)負斜率階梯式(shi)摻(chan)雜濃度成(cheng)(cheng)型的(de)第二外延層(ceng)，使得功率mosfet器件在bv增加的(de)同時降(jiang)(jiang)低導通電阻(zu)，提升dc-dc能(neng)量轉(zhuan)換(huan)效率，同時降(jiang)(jiang)低功率器件的(de)制造成(cheng)(cheng)本(ben)。

17、本發(fa)明與傳統恒定摻雜濃度的(de)外(wai)延層的(de)結(jie)構和制造(zao)工藝(yi)相比有如下優(you)勢(shi)：

18、1、本發明(ming)使用砷(shen)摻雜(za)(za)緩沖層作為n型(xing)mosfet重(zhong)摻雜(za)(za)n型(xing)襯底上的(de)(de)第一層外(wai)延(yan)層，在(zai)基本不影響功率(lv)mosfet器(qi)件整體導通電阻(zu)的(de)(de)情況下，可以(yi)阻(zu)擋來(lai)自n型(xing)襯底的(de)(de)重(zhong)摻雜(za)(za)濃度的(de)(de)變(bian)化給(gei)第二外(wai)延(yan)層造(zao)成的(de)(de)影響，保(bao)證了功率(lv)mosfet器(qi)件特性的(de)(de)穩定性。

19、2、本發明采用負斜率階梯式摻雜濃(nong)度(du)成型第二外延(yan)(yan)層，該第二外延(yan)(yan)層的(de)摻雜濃(nong)度(du)分(fen)布(bu)精(jing)準，在(zai)增加了(le)bv的(de)同(tong)(tong)時，降低了(le)rdson，同(tong)(tong)時縮短研發周期。

20、3、該高性能功率(lv)mosfet器件外延設(she)計(ji)結構(gou)制造工藝方法簡單，能夠與傳統(tong)功率(lv)器件制造工藝兼容。

21、4、將高濃度摻雜的(de)砷(shen)作(zuo)為第一層(ceng)外延層(ceng)減小了(le)第一層(ceng)與第二層(ceng)外延層(ceng)的(de)過渡區(qu)寬度，從而(er)減小了(le)該過渡區(qu)對功率mosfet器件導通電阻的(de)貢獻(xian)。

22、5、本發明(ming)使用負斜率階(jie)梯式摻(chan)雜(za)(za)濃(nong)度(du)型摻(chan)雜(za)(za)外延層(ceng)作為n型mosfet的第二(er)層(ceng)外延層(ceng)，與傳統功(gong)率器件相比，增(zeng)(zeng)加(jia)了(le)溝道和漂移(yi)(yi)區(qu)的摻(chan)雜(za)(za)濃(nong)度(du)，同時減小了(le)trench底(di)部的摻(chan)雜(za)(za)濃(nong)度(du)。該(gai)設計結構使得(de)溝道和漂移(yi)(yi)區(qu)的電(dian)(dian)阻減小，并且(qie)由于底(di)部摻(chan)雜(za)(za)濃(nong)度(du)低，電(dian)(dian)荷平衡更(geng)加(jia)充分，而且(qie)電(dian)(dian)場強(qiang)度(du)增(zeng)(zeng)加(jia)導致在相同的空間電(dian)(dian)荷區(qu)內增(zeng)(zeng)加(jia)了(le)擊穿電(dian)(dian)壓。

23、6、在溝槽底部區域，第二外(wai)延層的低(di)摻雜濃度有(you)利(li)于耗盡(jin)區的擴展，從(cong)而(er)降低(di)了輸(shu)出電(dian)容coss和輸(shu)出電(dian)荷qoss，進而(er)提(ti)升了功率(lv)mosfet器件的dc-dc開關(guan)效率(lv)。

24、7、本(ben)(ben)發明在增(zeng)加bv的(de)同(tong)時減小了(le)導(dao)通電阻(zu)，在同(tong)一bv下，相同(tong)導(dao)通電阻(zu)的(de)產品可以設(she)計更小的(de)芯片面積，從而降低了(le)功率器(qi)件的(de)制(zhi)造成本(ben)(ben)。

25、8、本發明公開的負斜率(lv)階梯式摻(chan)雜濃度的第二外延層制(zhi)作(zuo)方法(fa)與(yu)功率(lv)器(qi)件傳統制(zhi)造工藝兼容(rong)，能夠應用于(yu)溝(gou)槽型(xing)和(he)屏(ping)蔽柵型(xing)mosfet功率(lv)器(qi)件當中。

技術特征：

1.一種高性能mosfet功率器件外(wai)(wai)延設計結構，具有襯(chen)底(di)，其特(te)征在于(yu)，在所述襯(chen)底(di)上由內(nei)向外(wai)(wai)依次設置有第一外(wai)(wai)延層和第二外(wai)(wai)延層；

2.根(gen)據權利要求(qiu)1所述的一種高(gao)性能mosfet功率器件(jian)外(wai)延(yan)設計結構，其特征在于(yu)(yu)：所述第一外(wai)延(yan)層(ceng)的rdson占比小于(yu)(yu)mosfet功率器件(jian)總rdson的5%。

3.一種高性能mosfet功率(lv)器(qi)件(jian)外延設計(ji)結(jie)構的制(zhi)作方法(fa)，其(qi)特征在(zai)于(yu)，包括(kuo)以下步驟：

4.根據權(quan)利(li)要求3所述的(de)一(yi)種(zhong)高性能mosfet功率器(qi)件外延設計結構的(de)制(zhi)作方法，其特征(zheng)在(zai)于：在(zai)第(di)二外延層(ceng)朝向第(di)一(yi)外延層(ceng)方向進行摻雜濃(nong)度逐漸降低的(de)n型磷離子注入，形成(cheng)負斜率階(jie)梯(ti)式摻雜濃(nong)度成(cheng)型的(de)第(di)二外延層(ceng)。

5.一種如權利要(yao)求4所述的高性能mosfet功(gong)率(lv)器件(jian)(jian)外延設(she)計結構的制(zhi)作方法在制(zhi)作溝槽型(xing)和(he)屏蔽(bi)柵型(xing)mosfet功(gong)率(lv)器件(jian)(jian)中的應用。

技術總結
本發明公開了一種高性能MOSFET功率器件外延設計結構、制作方法及應用，其外延設計結構包括：以高濃度摻雜成型在襯底上的第一外延層，且該第一外延層阻擋襯底擴散；以負斜率階梯式摻雜濃度經離子注入成型在所述第一外延層上的第二外延層。其中，高濃度摻雜為砷摻雜，且第一外延層的Rdson占比小于MOSFET功率器件總Rdson的5%。本發明采用砷成型第一外延層和精準的負斜率階梯摻雜濃度成型的第二外延層，使得功率MOSFET在BV增加的同時降低導通電阻，提升DC?DC能量轉換效率，同時降低功率器件的制造成本，且公開的負斜率階梯式摻雜濃度的第二外延層制作方法與功率器件制造工藝兼容，能夠應用于溝槽型和屏蔽柵型MOSFET功率器件當中。

技術研發人員：蘇毅,苗文強,常虹,范瑋,袁力鵬,朱黎
受保護的技術使用者：華羿微電子股份有限公司
技術研發日：
技術公布日：2024/8/1