專利名稱：低功耗的數字電子電路的制作方法
技術領域：
本發明涉及數字電子電路，更具體地說，涉及低功耗的定時數字電子電路以及用于降低數字電子電路中功耗的方法。它特別適合于在亞微米工藝設計中使漏電流驟減，而且可有利地用于例如移動電信裝置中。
在目前的移動電信集成系統芯片(SoC)中，使用了許多不同的時鐘。這樣做是為了省電。時鐘頻率越低、功耗越小。為了更進一步減小電路的功耗，如果不需要任何活動，則使時鐘停止。
例如在公報JP-A-08-142456中公開了一種具有省電功能的成像裝置。該裝置包括成像部分、中央處理器(CPU)、用于與外部主機裝置連接的接口以及面板部分。自上次打印操作以來經過預定的一段時間之后，CPU通過發送暫停指令把裝置切換到省電模式。因此，振蕩電路停止工作并且切斷邏輯電源。當接口從外部主機裝置接收到數據或者面板部分中的操作開關被觸動時，中斷信號進入CPU，以便重新啟動打印操作。
集成電路(IC)上的特征尺寸越來越小。這使SoC的系統設計者能夠越來越多地減小元件尺寸，因此IC上的晶體管數量越來越多。較小的特征尺寸的缺點在于漏電流增加并且正接近工作電流。這意味著，即使電路未處于激活模式(即，時鐘禁用)，也有較大電流流過并消耗功率。
漏電流的主要來源是晶體管中的亞閾值電流，當|VGS-VTH|＜0V但|VDS|＞0V時(其中VGS表示柵源電壓，VDS表示漏源電壓，而VTH表示晶體管的閾值電壓)出現。漏電流與VGS是指數關系。對于長溝道晶體管，亞閾值電流與VDS之間的關系是線性的。但是，對于短溝道晶體管，|VDS|的增加導致有效晶體管閾值電壓|VTH|的減小。這使差值|VGS-VTH|更大，因此，漏電流按照指數關系隨|VDS|而變化。在互補金屬氧化物半導體(CMOS)邏輯單元中，常常出現截止的晶體管具有近似等于VDD-VSS的|VDS|(其中VDD表示電源電壓，而VSS表示地電壓GND)，因此具有相當大的漏電流。
本發明的一個目的是提供一種低功耗的定時數字電子電路，它克服了上述缺陷。本發明的另一個目的是提供一種用于降低定時數字電子電路的功耗的方法。這些和其它問題通過如獨立權利要求中所定義的根據本發明的數字電子電路和方法來解決。
數字電路中的信息(數據)存儲在記憶元件(觸發器)中。在觸發器前面的邏輯單元中計算輸入數據。當觸發器被時鐘觸發時，更新觸發器的內容。只要電源接通并且沒有基于時鐘信號的觸發，存儲在觸發器中的數據保持不變。本發明利用這樣的認識當時鐘無效時，邏輯單元可斷開，因為不需要它們來記憶觸發器的狀態。邏輯單元只在時鐘有效時才需要電源。控制電源開關的信號是時鐘啟用信號。當電源再次接通時，只需要不到一個時鐘周期就可恢復輸入到觸發器的數據。為了斷開和接通電源，在邏輯單元與電源之間設置了由時鐘啟用信號控制開關的開關。這種簡單添加的開關在芯片上僅占用較小的面積，但是卻能通過利用漏電流與|VDS|之間的指數關系來實現大約90％漏電流的顯著減少。
因此，根據本發明的數字電子電路包括用于處理數據的邏輯元件、用于存儲在所述邏輯元件中處理的數據的存儲元件、用于向所述邏輯元件和所述存儲元件提供電力的電源裝置、用于產生觸發所述存儲元件的時鐘信號的定時裝置、用于啟用和禁用所述定時裝置對所述存儲元件的觸發的啟用裝置以及用于清除和完成所述邏輯元件與所述電源裝置之間的連接的開關裝置，所述開關裝置由所述啟用裝置來控制開關。
本發明還涉及一種用于降低數字電子電路的功耗的方法，所述電路包括用于處理數據的邏輯元件、用于存儲在所述邏輯元件中處理的數據的存儲元件、用于向所述邏輯元件和所述存儲元件提供電力的電源裝置、用于產生觸發所述存儲元件的時鐘信號的定時裝置；所述方法包括當禁用所述存儲元件的觸發時清除所述邏輯元件與所述電源裝置之間的連接以及當啟用所述存儲元件的觸發時完成所述邏輯元件與所述電源裝置之間的連接的步驟。
本發明的有利實施例在從屬權利要求中定義。
下面參照所附示意圖來更詳細地描述本發明以及用于對比的先有技術。
圖1表示根據先有技術的簡單CMOS電路的電路圖。
圖2表示根據先有技術的具有時鐘選通功能的數字電路的框圖。
圖3表示根據本發明的CMOS電路的電路圖。
圖4表示根據本發明的時鐘選通和電源啟用功能的數字電路的框圖。
圖5表示根據本發明的數字電路的另一實施例的框圖。
圖6表示圖5中所示數字電路的子電路的框圖。
圖7表示圖5中的數字電路的仿真結果的示意圖，其中圖7(a)在電壓-時間示意圖中表示啟用信號，圖7(b)在電流-時間示意圖中表示電源電流。
在圖1中，根據先有技術的極其簡單的CMOS電路102、即反相器作為本發明所要解決的問題的舉例說明來表示。電路102包括兩個晶體管121和122、輸入引腳IN以及輸出引腳out。電源電壓VDD和地電壓VSS加至電路102。如果輸入引腳IN為低電平，則第一晶體管121截止，第二晶體管122導通。輸出引腳out上的電壓以及因而得到的第一晶體管121的漏極D上的電壓為高電平(VDD)。因此，第一晶體管121具有等于VDD-VSS的漏源電壓VDS，因而即使電路102中沒有渡越，它也具有相當大的漏電流。這在CMOS電路的每個邏輯門中都會發生。
圖2表示根據先有技術的具有時鐘選通功能的數字電路101的框圖。箭頭181-184表示通過電路101的數據流。電路101中的信息(數據)存儲在存儲元件(觸發器)103、103’中。在邏輯元件102中計算觸發器103的輸入數據183，邏輯元件102包括觸發器103前面的邏輯單元。當時鐘105觸發了觸發器103時，更新觸發器103的內容。通過在“與”門156中組合時鐘線105和啟用線106來由啟用線106啟用和禁用時鐘105。電源線104向邏輯元件102和觸發器103、103’提供電力。只要電源104接通并且沒有基于時鐘信號的觸發，觸發器103中存儲的數據就保持不變。
借助于圖4來說明本發明，圖4表示根據本發明的具有時鐘選通功能的數字電路1的框圖。圖4的框圖與圖2的框圖類似，而且也采用類似的參考標號。當時鐘5無效時，邏輯元件2斷開，因為不需要它來存儲觸發器狀態。邏輯元件2只在時鐘5有效時才需要電源4。控制電源4開關的信號是時鐘啟用信號6。當電源再次接通時，只需要不到一個時鐘周期來恢復輸入到觸發器3的數據。
與圖2的電路相比，根據本發明的數字電路1包括額外的開關7，例如開關晶體管，用于將邏輯元件2與電源4連接和斷開。開關7由時鐘啟用信號6來控制；為了在開關輸入線72上獲得正確的信號，時鐘啟用信號6通過邏輯反相器71反相為“啟用否”信號。下面討論開關7對漏電流的作用。當時鐘5有效時開關7接通，因此，只要開關晶體管7上的電壓降足夠小，即其寬度對長度之比(W/L)足夠大，則對電路功能性無任何影響。當時鐘5無效時，開關7斷開。如果開關晶體管7足夠長，則其漏電流小，由此使通過邏輯元件2的總漏電流最小。但是，即使開關晶體管7具有與邏輯元件2中使用的晶體管相同的長度，也能明顯地減小漏電流。原因如下在從VDD到VSS(GND)的所有路徑中，至少有兩個晶體管是截止的，即，開關晶體管7和CMOS邏輯元件2中的至少一個晶體管21(參照圖3)。這樣，存在由截止的晶體管7、21構成的分壓器，而且這種晶體管7、21的VDS電壓大致二等分。由于上述指數關系，VDS的二等分明顯減小了漏電流。
下面，再次討論反相器示例(參照圖1)，但是在根據本發明的實施例1中。圖3中說明根據本發明的反相器1。它包括P溝道MOS晶體管7，用于當邏輯電路2無效時切斷電源4。如果再假定輸入IN為低電平，則第一晶體管21截止，第二晶體管22導通。但是，如果輸入“啟用否”為高電平，則開關晶體管7也截止。分壓器由兩個截止的晶體管21、7構成，它們二等分漏源電壓VDS。減小到二分之一的VDS電壓由于上述電壓-電流的指數關系而使漏電流驟減。
已經完成了對應于由圖4和圖3組合得到的實施例的電路1的模擬仿真，其中采用C050技術模型以及P溝道MOS開關7，開關7具有最小晶體管長度L和邏輯晶體管21、22的最小寬度的10倍的寬度。仿真結果表明，當電源4斷開時，邏輯部件2的電流消耗減小到十分之一。這證明了以上給出的分析。雖然開關晶體管7比邏輯部件2中的晶體管21、22寬并且具有最小長度，但是減小了總的漏電流。在CMOS 18技術中重復同樣的仿真，再次表明電流消耗減小到十分之一。應當指出，這些仿真中監測的電流是總漏電流，包括反偏的寄生二極管所導致的漏電流，即不僅僅是亞閾值晶體管電流。還應當指出，這些仿真結果是在未優化開關晶體管尺寸的前提下獲得的。
圖5表示作為示例來仿真的電路。它具有兩個實例，即邏輯子電路23、23’。在位于圖上部的第一實例23中，當啟用信號6為低電平時，利用P溝道晶體管開關7將電源4斷開。在位于圖下部的第二實例23’中，電源4’始終接通。
在圖6中，詳細表示了在圖5的仿真示例中使用的邏輯子電路23。它由邏輯門2和觸發器3構成。邏輯門2的電源4可以斷開，而觸發器的電源始終接通(圖中未示出，作為全局信號)。
圖5的電路的仿真結果示于圖7(a)和圖7(b)中。圖7(a)中所示的信號是啟用線6上的啟用信號。圖7(b)中所示的兩個信號當組合邏輯部件2接通、即連接到第二子電路23’時是電源電流vddr，當組合邏輯部件2斷開、即利用P溝道MOS開關7與第一子電路23斷開時是電源電流vddq。當啟用信號為低電平時，vddr的值為1.072nA，在子電路23’的第二實例中，這是所有組合邏輯門2的總漏電流。vddq的值為102.4pA，在子電路23的第一實例中，這是所有組合門的總漏電流。因此，利用一個開關晶體管7，將漏電流減少到十分之一。仿真還證明，開關晶體管7的引入并未影響電路1在時鐘5有效時的工作特性。
在上述實施例和仿真中，采用P溝道MOS晶體管、最好是P溝道MOSFET晶體管作為開關7。也可采用N溝道MOS晶體管，即，作為備選方案可以斷開VSS(GND)，也可采用兩種晶體管類型(P溝道MOS和N溝道MOS)。可以采用每個邏輯元件2對應一個開關晶體管7(如圖3和4所示)，或者包含多個單元的邏輯元件2對應一個開關晶體管7(如圖5和6所示)。
在任何情況下，本發明通過引入簡單的附加措施而得到明顯的功耗降低。它可有利地用于例如移動電信裝置中，以便減小它們在待機模式下的功耗。
權利要求
1.一種數字電子電路，包括用于處理數據的邏輯元件，用于存儲在所述邏輯元件中處理的數據的存儲元件，用于向所述邏輯元件和所述存儲元件提供電力的電源裝置，用于產生觸發所述存儲元件的時鐘信號的定時裝置，用于啟用和禁用對所述存儲元件的觸發的啟用裝置，以及用于清除和完成所述邏輯元件與所述電源裝置之間的連接的開關裝置，所述開關裝置由所述啟用裝置來控制開關。
2.根據權利要求1所述的數字電子電路，其特征在于所述開關裝置包括晶體管。
3.根據權利要求2所述的數字電子電路，其特征在于所述晶體管是P溝道MOS晶體管和/或N溝道MOS晶體管。
4.根據以上權利要求中任一項所述的數字電子電路，其特征在于所述存儲元件包括觸發器。
5.根據以上權利要求中任一項所述的數字電子電路，其特征在于所述電路是用CMOS工藝制造的。
6.根據以上權利要求中任一項所述的數字電子電路，其特征在于所述電路包括多個邏輯元件并且為各個邏輯元件分配開關裝置。
7.根據權利要求1-5中任一項所述的數字電子電路，其特征在于所述電路包括多個邏輯元件并且為兩個或兩個以上邏輯元件分配開關裝置。
8.一種移動電信裝置，它包括根據以上權利要求中任一項所述的數字電子電路。
9.一種用于降低數字電子電路的功耗的方法，所述電路包括用于處理數據的邏輯元件，用于存儲在所述邏輯元件中處理的數據的存儲元件，用于向所述邏輯元件和所述存儲元件提供電力的電源裝置，以及用于產生觸發所述存儲元件的時鐘信號的定時裝置，所述方法包括以下步驟當禁用所述存儲元件的觸發時，清除所述邏輯元件與所述電源裝置之間的連接，以及當啟用所述存儲元件的觸發時，完成所述邏輯元件與所述電源裝置之間的連接。
10.根據權利要求9所述的方法，其特征在于在所述存儲元件的觸發被禁用之后立刻清除所述連接，而在所述存儲元件的觸發被啟用之后立刻完成所述連接。
11.根據權利要求9或10所述的方法在移動電信裝置中的使用。
全文摘要
數字電子電路(1)包括用于處理數據(82)的邏輯單元(2)、用于存儲在邏輯單元(2)中處理的數據(83)的觸發器(3)、電源(4)以及用于觸發所述觸發器(3)的時鐘(5)。邏輯單元(2)當時鐘(5)無效時由于不需要它來存儲觸發器狀態而與電源(4)斷開，當時鐘(5)被啟用時與電源(4)連接。為了控制電源的開關，在邏輯單元(2)與電源(4)之間設置由時鐘啟用信號(6)控制的開關(7)。這種簡單添加的開關(7)在芯片上占用較小的面積，卻能顯著減小約90％的漏電流。電路(1)特別適用于在亞微米工藝設計中使漏電流驟減并且可用于例如移動電信裝置中。
文檔編號H01L27/04GK1628415SQ03803227
公開日2005年6月15日 申請日期2003年1月29日 優先權日2002年2月6日
發明者J·C·德倫斯, D·湯姆門, Z·麥卡里卡, K·亨格勒 申請人:皇家飛利浦電子股份有限公司