專利名稱：金屬氧化物半導體元件的制造方法
技術領域：
本發明涉及一種半導體工藝(Semiconductor Process)，且特別是涉及一種金屬氧化物半導體(Metal Oxide Semiconductor，MOS)元件的制造方法。
金屬氧化物半導體元件的基本結構包含基底、柵氧化層(Gate Oxide)、柵極(Gate)，以及柵極兩側基底中的源極/漏極區(Source/Drain Region)，其中源極/漏極區鄰近柵極的部分常采用低摻雜漏極(LDD)的設計，以防止短通道效應(Short Channel Effect)。現有LDD設計的金屬氧化物半導體元件的制造步驟如下首先依序在基底上形成柵介電層與柵極，再于柵極兩側基底中形成LDD。接著在基底上沉積共形(Conformal)的一氧化硅層，再使用非等向性地蝕刻法(Anisotropic Etching)蝕刻此氧化硅層，而在柵極的側壁形成一間隙壁。然后于間隙壁兩側的基底中形成源極/漏極區，再進行一退火步驟(Annealing)，即完成此金屬氧化物半導體元件。
雖然上述現有方法已行之有年，但隨著半導體工藝的線寬降到0.13μm以下，此方法卻會產生一些問題。這是因為柵極之間的寬度隨柵極線寬的減少而減少，使得間隙壁前身的氧化硅層沉積時的階梯覆蓋(Step Coverage)效果不佳，所以會將柵極之間的空隙填滿，而不再與基底及柵極共形。因此，上述方法會產生下列問題其一，由于氧化硅層不再與基底及柵極共形，所以間隙壁的蝕刻不易由氧化硅層的厚度來控制，且間隙壁的寬度的均勻性也很差。其二，為了形成互相分離的間隙壁，制程中需對間隙壁前身的氧化硅層作過度蝕刻(over-etching)，這將造成柵極與稍后將形成的源極/漏極接面的破壞。其三，即使間隙壁可以順利形成，但間隙壁的存在會使柵極之間的空間更為狹窄。因此，其后在沉積層間介電層(Inter-Layer Dielectric，LID)時容易產生孔洞，而不利于后段制造工藝。
本發明提出一種金屬氧化物半導體元件的制造方法，其步驟如下首先依序在基底上形成一柵介電層、一導體層與圖案化的一掩模層。接著以掩模層為掩模傾斜地蝕刻導體層，以使保留的導體層成為一柵極與其兩側的一間隙壁，并將部分的柵介電層暴露出來，其中柵極位于掩模層的正下方。然后以掩模層與間隙壁為掩模進行離子注入，以于間隙壁兩側的基底中形成一源極/漏極區，再進行一退火步驟。接著以掩模層為掩模蝕去間隙壁，再于柵極兩側的基底中形成低摻雜漏極(LDD)，即完成一金屬氧化物半導體元件。
如上所述，本發明具有下列優點其一，本發明以傾斜蝕刻的方式形成柵極兩側的間隙壁，所以其間隙壁的輪廓與寬度的準確性不易受柵極間空隙的寬度大小的影響。其二，本發明先進行源極/漏極區的形成與退火步驟，再形成低摻雜漏極，所以低摻雜漏極的橫向擴散(Lateral Diffusion)得以減少，而能防止短通道效應的發生。其三，本發明在低摻雜漏極形成前即會將間隙壁除去，故柵極間的寬度不會縮減，使其后沉積層間介電層時不會產生孔洞。為使本發明的上述目的、特征、和優點能更明顯易懂，下文特舉一優選實施例，并配合附圖作詳細說明。附圖中

圖1A-1E所繪示為本發明優選實施例的金屬氧化物半導體元件的制造方法。圖式的標號說明100基底(Substrate) 110柵氧化層(Gate Oxide)120多晶硅層 120a柵極(Gate)120b多晶硅間隙壁(Polysilicon Spacer)130硬掩模層(Hard Mask Layer)140光致抗蝕劑層 150共源極(Common Source)區160漏極區 170低摻雜漏極(LDD)180層間介電層(Inter-Layer Dielectric，ILD)優選實施例請參照圖1A，首先提供基底100，再依序于基底100上形成柵氧化層110、多晶硅層120，以及硬掩模層130，然后在硬掩模層130上形成具有柵極圖案的光致抗蝕劑層140。其中，柵氧化層110的厚度小于32，以符合0.13μm制程的要求；多晶硅層120作為柵極的前身，其厚度小于200；而硬掩模層130例如為厚度大于400的氧化硅層。
請參照圖1B，接著以光致抗蝕劑層140為掩模，使用非等向性蝕刻法(Anisotropic Etching)除去暴露出的硬掩模層130，而將柵極的圖案轉移至硬掩模層130上。
請參照圖1C，接著先后以光致抗蝕劑層140及硬掩模層130為掩模(光致抗蝕劑層140會在蝕刻制程中消耗掉)，使用非等向性蝕刻法傾斜地蝕刻多晶硅層120，以使保留的多晶硅層120成為硬掩模層130正下方的柵極120a與柵極120a兩側的多晶硅間隙壁120b，并將部分的柵氧化層110暴露出來。此處傾斜蝕刻多晶硅層120的方法例如是調整蝕刻氣體的配方，以在蝕刻進行時于多晶硅層120暴露出的側壁上形成聚合物，并藉此聚合物的阻擋作用來形成傾斜的側壁。
請繼續參照圖1C，接著以多晶硅間隙壁120b與硬掩模層130為掩模進行離子注入，以在兩個多晶硅間隙壁120b之間的基底100中形成共源極區150，并在另一側的多晶硅間隙壁120b外的基底100中形成漏極區160。然后進行一退火步驟，以修復共源極區150與漏極區160中的晶格結構。
請參照圖1D，接著以硬掩模層130為掩模，使用干蝕刻法蝕去多晶硅間隙壁120b。此干蝕刻制程中所采用的蝕刻氣體優選以溴化氫(HBr)為主，且其中活性離子的轟擊能量低于一般垂直蝕刻時所使用者。這是因為調低蝕刻時的離子的轟擊能量易得向內傾斜的輪廓，故其有助于將保留的多晶硅層(由柵極120a與多晶硅間隙壁120b二者所組成)的向外傾斜側壁蝕刻成垂直的狀態。
請繼續參照圖1D，接著以硬掩模層130為掩模進行離子注入，以在各柵極120a兩側的基底100中形成低摻雜漏極170，即完成本發明優選實施例的金屬氧化物半導體元件。
請參照圖1E，接著去除殘留的硬掩模層130，再于基底100上覆蓋層間介電層(ILD)180，其材質例如為氧化硅，以便進行接觸窗制程與上層內連線結構等后段制程。
如上所述，本發明優選實施例的金屬氧化物半導體元件的制造方法具有下列優點其一，由于柵極120a兩側的多晶硅間隙壁120b以傾斜蝕刻法形成(圖1C)，所以間隙壁120b的輪廓與寬度容易控制，不會因為兩柵極120a之間的空隙寬度太小而產生不平均的情形。
其二，請參照圖1C，由于在傾斜蝕刻多晶硅層120時，共源極區150/漏極區160預定區(因蝕刻時尚未形成，故謂之預定區)上方覆蓋有柵氧化層110，而多晶硅與氧化硅的蝕刻速率比很高，所以柵氧化層110下方的基底100可受其保護，使稍后形成的共源極區150/漏極區160接面不會受到破壞。
其三，由于共源極區150與漏極區160的形成與退火步驟在低摻雜漏極170形成之前進行，所以能減少低摻雜漏極170的橫向擴散(LateralDiffusion)，從而防止短通道效應的發生。
其四，由于多晶硅間隙壁120b在低摻雜漏極170形成之前除去，所以兩柵極120a之間的寬度不會縮減，因此，在沉積層間介電層180時并不會產生孔洞(圖1E)，也就不會妨礙以后的接觸窗與內連線等制程。
雖然本發明已以一優選實施例揭露如上，然其并非用以限定本發明，任何熟習此技藝者，在不脫離本發明的精神和范圍內，當可作各種的更動與潤飾，因此本發明的保護范圍當視后附的權利要求所界定者為準。
權利要求
1.一種金屬氧化物半導體元件的制造方法，適用于一基底上，該方法包括下列步驟依序在該基底上形成一柵介電層、一導體層與圖案化的一掩模層；以該掩模層為掩模傾斜地蝕刻該導體層，而使保留的該導體層成為一柵極與該柵極側壁的一間隙壁，并將部分的該柵介電層暴露出來，其中該柵極位于該掩模層的正下方；以該掩模層與該間隙壁為掩模進行離子注入，而在該間隙壁兩側的該基底中形成一源極區與一漏極區；進行一退火步驟，以修復該源極/漏極區的晶格結構；以該掩模層為掩模，蝕刻除去該間隙壁；以及在該柵極兩側的該基底中形成一低摻雜漏極(LDD)，即完成一金屬氧化物半導體元件。
2.如權利要求1所述的制造方法，其中該源極區為一共源極區，該共源極區由該金屬氧化物半導體元件與另一金屬氧化物半導體元件所共用，且形成于該間隙壁與“該另一金屬氧化物半導體元件的該間隙壁”之間的該基底中。
3.如權利要求1所述的制造方法，其中還包括在該低摻雜漏極形成之后，進行下列步驟完全除去該掩模層；以及于該基底上覆蓋一層間介電層，該層間介電層填滿該柵極與另一柵極之間的空隙。
4.如權利要求3所述的制造方法，其中該層間介電層包括一氧化硅層。
5.如權利要求1所述的制造方法，其中該掩模層為一氧化硅硬掩模層。
6.如權利要求5所述的制造方法，其中該氧化硅硬掩模層的厚度大于400。
7.如權利要求1所述的制造方法，其中傾斜地蝕刻該導體層以形成該柵極與該間隙壁的方法，包括使用一蝕刻氣體來蝕刻該導體層，該蝕刻氣體會在蝕刻時于該導體層暴露出的側壁形成一聚合物薄膜，以作為一蝕刻阻擋層。
8.如權利要求1所述的制造方法，其中蝕去該間隙壁時所使用的蝕刻氣體包括溴化氫。
9.如權利要求1所述的制造方法，其中該柵介電層包括一柵氧化層。
10.如權利要求9所述的制造方法，其中該柵氧化層的厚度小于32A。
11.如權利要求1所述的制造方法，其中該導體層包括一多晶硅層。
12.如權利要求11所述的制造方法，其中該多晶硅層的厚度小于2000。
13.一種金屬氧化物半導體元件的制造方法，適用于一基底上，該方法包括下列步驟依序在該基底上形成一柵介電層、一導體層與圖案化的一掩模層，該掩模層中具有相鄰的二柵極掩模圖形；以該掩模層為掩模傾斜地蝕刻該導體層，而使保留的該導體層成為二柵極與該二柵極側壁的二間隙壁，并將部分的該柵介電層暴露出來，其中該二柵極位于該柵極掩模圖形的正下方；以該掩模層與該二間隙壁為掩模進行離子注入，而在該二間隙壁之間的該基底中形成一共源極區，同時在該二間隙壁外側的該基底中形成二漏極區；進行一退火步驟，以修復該共源極區與該二漏極區的晶格結構；以該掩模層為掩模，蝕刻除去該二間隙壁；以及在該二柵極之間與該二柵極外側的該基底中形成復數個低摻雜漏極(LDD)，即完成二金屬氧化物半導體元件。
14.如權利要求13所述的制造方法，其中還包括在該些低摻雜漏極形成之后，進行下列步驟完全除去該掩模層；以及于該基底上覆蓋一層間介電層，該層間介電層填滿該二柵極之間的空隙。
15.如權利要求14所述的制造方法，其中該層間介電層包括一氧化硅層。
16.如權利要求13所述的制造方法，其中該掩模層為一氧化硅硬掩模層。
17.如權利要求13所述的制造方法，其中傾斜地蝕刻該導體層以形成該二柵極與該二間隙壁的方法，包括使用一蝕刻氣體來蝕刻該導體層，該蝕刻氣體會在蝕刻時于該導體層的側壁形成一聚合物薄膜，以作為一蝕刻阻擋層。
18.如權利要求13所述的制造方法，其中蝕去該二間隙壁時所使用的蝕刻氣體包括溴化氫。
19.如權利要求13所述的制造方法，其中該柵介電層包括一柵氧化層。
20.如權利要求13所述的制造方法，其中該導體層包括一多晶硅層。
全文摘要
一種金屬氧化物半導體元件的制造方法:依序在基底上形成一柵介電層、一導體層與圖案化的一掩模層。以掩模層為掩模傾斜地蝕刻導體層,以使保留的導體層成為一柵極與其兩側的間隙壁,并將部分的柵介電層暴露出來,其中柵極位于掩模層的正下方。以掩模層與間隙壁為掩模進行離子注入,以于間隙壁兩側的基底中形成一源極/漏極區,再進行一退火步驟。以掩模層為掩模蝕去間隙壁,再于柵極兩側的基底中形成低摻雜漏極。
文檔編號H01L21/02GK1357909SQ00134849
公開日2002年7月10日 申請日期2000年12月8日 優先權日2000年12月8日
發明者王志銘, 廖琨垣 申請人:聯華電子股份有限公司