專利名稱：使用浮置位線對非易失性存儲器的部分速度和全速度編程的制作方法
技術領域：
本技術涉及非易失性存儲器。
背景技術：
半導體存儲器在各種電子設備中的使用變得越來越普遍。例如，非易失性半導體存儲器在蜂窩電話、數字照相機、個人數字助理、移動計算設備、非移動計算設備和其它設備中得到使用。電可擦除可編程只讀存儲器(EEPROM)和閃速存儲器在非易失性半導體存儲器中最受歡迎。與傳統的全功能EEPROM相比，對于也是EEPROM的一種類型的閃速存儲器，可以一步擦除整個存儲器陣列或者存儲器的一部分的內容。傳統的EEPROM和閃速存儲器兩者都使用位于半導體襯底中的溝道區上方并且與溝道區隔離的浮置柵極。浮置柵極位于源區和漏區之間。在浮置柵極上方設置控制柵極，控制柵極與浮置柵極隔離。由保留在浮置柵極上的電荷量控制如此形成的晶體管的閾值電壓(Vth)。也就是說，由浮置柵極上的電荷水平控制在晶體管導通之前必須對控制柵極施加以允許在其源極和漏極之間導通的電壓的最小量。一些EEPROM和閃速存儲器設備具有如下存儲元件或單元，該存儲元件或單元具有用來存儲兩個范圍的電荷的浮置柵極，且因此該存儲元件可以在兩個狀態、例如擦除狀態和編程狀態之間被編程/擦除。因為每個存儲元件可以存儲一位數據，因此有時將這種閃速存儲器設備稱為二值閃速存儲器設備。通過識別多個不同的允許/有效編程閾值電壓范圍，來實現多級(也稱為多水平)閃速存儲器設備。每個不同的閾值電壓范圍對應于針對在存儲器設備中編碼的數據位的集合的預定值。例如，當元件可以被置于與四個不同的閾值電壓范圍相對應的四個離散電荷帶中的一個時，每個存儲元件可以存儲兩位數據。一般來說，作為幅值隨著時間增加的一系列脈沖，來施加在編程操作期間對控制柵極施加的編程電壓Vpgm。可以對選擇的字線施加編程電壓。在一種可能的方法中，對每個連續脈沖，脈沖的幅值以例如0. 2-0. 4V的預定步長大小增加。可以對閃速存儲器元件的控制柵極施加Vpgm。在編程脈沖之間的時間段中，進行驗證操作。也就是說，在連續的編程脈沖之間讀取并行編程的一組存儲元件中的每個元件的編程電平，以判斷其是否等于或大于元件正被編程到的驗證電平。對于多狀態閃速存儲器元件的陣列，可以針對元件的每個狀態進行驗證步驟，以判斷該元件是否達到了其數據關聯驗證電平。例如，能夠以四個狀態存儲數據的多狀態存儲器元件可能需要針對三個比較點進行驗證操作。此外，當對EEPROM或者諸如NAND串中的NAND閃速存儲器設備的閃速存儲器設備進行編程時，一般對控制柵極施加Vpgm，而將位線接地，使得電子從存儲元件的溝道注入到浮置柵極。當電子在浮置柵極中累積時，浮置柵極變為負帶電，并且存儲元件的閾值電壓升高，從而認為其處于編程狀態。然而，由于存儲器設備變得越來越小，因此電容耦合效應在編程期間變得越來越成為問題。


圖Ia是NAND串的頂視圖。
圖Ib是NAND串的等效電路圖。
圖2是NAND串的橫截面圖。
圖3描繪了 NAND閃速存儲器單元的塊。
圖4是NAND閃速存儲器單元的陣列的框圖。
圖5是非易失性存儲器系統的框圖。
圖6描繪了閾值電壓分布和一通編程的示例集合。
圖7描繪了在編程操作期間對存儲元件的控制柵極施加的電壓波形。
圖8是NAND串的截面，其描繪了溝道升壓。
圖9描繪了與圖IOa的電路一起使用的編程操作的時間線。
圖IOa描繪了在編程操作中使用的電路的一個示例實現。
圖IOb描繪了被配置為與禁止的位線一起使用的圖IOa的電路。
圖IOc描繪了被配置為與全速度編程位線一起使用的圖IOa的電路。
圖IOd描繪了被配置為與部分速度編程位線一起使用的圖IOa的電路。
圖11描繪了與圖12a的電路一起使用的編程操作的時間線。
圖12a描繪了在編程操作中使用的電路的另一示例實現。
圖12b描繪了用于禁止的位線以及在圖11中的tl0-tl4期間用于部分禁止或者
部分速度編程位線的配置中的圖12a的電路。圖12c描繪了用于非禁止、全速度編程位線以及在圖11中的tl0_tl4外部用于部分禁止或者部分速度編程位線的配置中的圖12a的電路。圖13描繪了編程操作。
具體實施例方式提供了一種在提供部分速度編程的同時，減小溝道至浮置柵極電容耦合的方法和非易失性存儲系統。隨著存儲器設備變得越來越小，電容耦合效應變得更加成為問題。特別地，在編程期間，通過經由增加的位線電壓提高其溝道電勢來禁止完成編程的存儲元件。然而，該增加的溝道電勢可能耦合到附近仍在編程的存儲元件的浮置柵極，從而無意地使浮置柵極的電勢提高。一般來說，仍在編程的存儲元件的溝道的電勢保持在0V。避免這種耦合的一種方法是對于仍在編程的存儲元件允許溝道浮置。然而，這使得不能進行部分速度編程，在部分速度編程中，仍在編程的存儲元件的溝道電勢提高到OV以上以使編程減慢、但是不完全禁止編程。這里的解決方案對于仍在編程的存儲元件使得溝道在使編程減慢、但是不完全禁止編程的電勢浮置。適當的存儲器系統的一個示例使用在兩個選擇柵極之間串行布置多個晶體管的NAND閃速存儲器結構。將串行晶體管和選擇柵極稱為NAND串。圖Ia是示出一個NAND串的頂視圖。圖Ib是其等效電路。所描繪的NAND串包括夾在第一選擇柵極120和第二選擇柵極122之間的四個串行晶體管100、102、104和106。選擇柵極120將NAND串連接到位線126。選擇柵極122將NAND串連接到源極線128。通過對控制柵極120CG施加合適的電壓來控制選擇柵極120。通過對控制柵極122CG施加合適的電壓來控制選擇柵極122。晶體管100、102、104和106中的每個具有控制柵極和浮置柵極。晶體管100具有控制柵極100CG和浮置柵極loore。晶體管102包括控制柵極102CG和浮置柵極102TO。晶體管104包括控制柵極104CG和浮置柵極104TO。晶體管106包括控制柵極106CG和浮置柵極106TO。控制柵極100CG連接到字線WL3，控制柵極102CG連接到字線WL2，控制柵極104CG連接到字線WL1，控制柵極106CG連接到字線Wi)。在一個實施例中，晶體管100、102、104和106各自是存儲器單元。在其它實施例中，存儲器單元可以包括多個晶體管，或者可以與所描述的存儲器單元不同。選擇柵極120連接到選擇線S⑶。選擇柵極122連接到選擇線SGS。
圖2提供了上述NAND串的橫截面圖。在ρ阱區140中形成NAND串的晶體管。ρ阱區又可以在P型襯底144的η阱區142內。每個晶體管包括具有控制柵極(100CG、102CG、104CG和106CG)和浮置柵極(10(FG、102TO、104TO和106TO)的堆疊柵極結構。浮置柵極形成在氧化物或者其它介電膜的頂部上的P阱的表面上。控制柵極在浮置柵極上方，多晶硅間介電層將控制柵極和浮置柵極分離。存儲器單元(100、102、104和106)的控制柵極形成字線。在相鄰單元之間共享N+摻雜層130、132、134、136和138，由此將單元彼此串行連接，從而形成NAND串。這些N+摻雜層形成單元中的每個的源極和漏極。例如，N+摻雜層130用作晶體管122的漏極和晶體管106的源極，N+摻雜層132用作晶體管106的漏極和晶體管104的源極，N+摻雜層134用作晶體管104的漏極和晶體管102的源極，N+摻雜層136用作晶體管102的漏極和晶體管100的源極，N+摻雜層138用作晶體管100的漏極和晶體管120的源極。N+摻雜層126連接到NAND串的位線，而N+摻雜層128連接到多個NAND串的公共源極線。每個存儲器單元可以存儲以模擬或數字形式表示的數據。當存儲一位數字數據時，將存儲器單元的可能閾值電壓的范圍劃分為兩個范圍，對其分配邏輯數據“1”和“0”。在NAND型閃速存儲器的一個示例中，在存儲器單元被擦除之后電壓閾值為負，且被定義為邏輯“1”。在編程操作之后閾值電壓為正，且被定義為邏輯“0”。當閾值電壓為負，并且通過對控制柵極施加0伏來嘗試進行讀取時，存儲器單元導通，以指示正在存儲邏輯1。當閾值電壓為正，并且通過對控制柵極施加0伏來嘗試進行讀取操作時，存儲器單元不導通，這指示存儲了邏輯0。存儲器單元還可以存儲多個狀態，由此存儲多位數字數據。在存儲多個數據狀態的情況下，將閾值電壓窗口劃分為狀態的數量。例如，如果使用四個狀態，則存在對數據值“ 11，，、“ 10 ”、“01，，和“00，，分配的四個閾值電壓范圍。在NAND型存儲器的一個示例中，擦除操作之后的閾值電壓為負，且被定義為“11”。對狀態“10”、“01”和“00”使用正閾值電壓。在一些實施方式中，使用格雷碼分配對閾值范圍分配數據值(例如邏輯狀態)，使得在浮置柵極的閾值電壓錯誤地轉變為其相鄰的物理狀態的情況下，僅影響一位。被編程到存儲器單元中的數據和單元的閾值電壓范圍之間的具體關系取決于對存儲器單元所采用的數據編碼方案。除了 NAND閃速存儲器之外，還可以使用其它類型的非易失性存儲器。在閃速EEPROM系統中可以使用的另一類型的存儲器單元使用非導電介電材料代替導電浮置柵極，來以非易失性方式存儲電荷。由氧化硅、氮化硅和氧化硅(“0N0”)形成的三層介電層夾在存儲器單元溝道上方的導電控制柵極和半導電襯底的表面之間。通過從單元溝道向氮化物中注入電子來對單元進行編程，在氮化物中電子陷入并存儲在有限區域中。然后，該存儲的電荷以可檢測到的方式改變單元的溝道的一部分的閾值電壓。通過向氮化物中注入熱空穴來擦除單元。可以在分裂柵極(split-gate)配置中設置類似的單元，在分裂柵極配置中，摻雜多晶硅柵極在存儲器單元溝道的一部分上方延伸，以形成分離的選擇晶體管。在另一種方法中，在每個NROM單元中存儲兩位，其中，ONO介電層跨源極擴散和漏極擴散之間的溝道延伸。一個數據位的電荷被定位在與漏極鄰近的介電層中，另一個數據位的電荷被定位在與源極鄰近的介電層中。通過分開讀取介電層內的在空間上分離的電荷存儲區域的二值狀態，來實現多狀態數據存儲。圖3描繪了 NAND閃速存儲器單元的塊。塊包括多個NAND串和各個位線，例如BL0、BLU ...。每個NAND串在一端連接到漏極選擇柵極(SGD)，漏極選擇柵極的控制柵極經由公共S⑶線連接。NAND串在其另一端連接到源極選擇柵極，源極選擇柵極又連接到公共源極線。64個字線、例如Wi)-WL63在源極選擇柵極和漏極選擇柵極之間延伸。圖4示出了諸如圖la-2所示那樣的NAND單元的陣列400的示例。沿著每個列，位線406耦合到NAND串450的漏極選擇柵極的漏極端子426。沿著NAND串的每個行，源極線404可以連接NAND串的源極選擇柵極的所有源極端子428。將存儲元件陣列劃分為大量存儲元件塊。如對閃速EEPROM系統通常的那樣，塊是擦除的單位。也就是說，每個塊包含最小數量的一起擦除的存儲元件。一般將每個塊劃分為多頁。頁是編程的最小單位。一般將一頁或更多頁數據存儲在一行存儲元件中。例如，行一般包含若干交織的頁，或者其可以構成一頁。一起對頁的所有存儲元件進行讀取或編程。此外，頁可以存儲來自一個或更多個扇區的用戶數據。扇區是主機作為方便的用戶數據單元而使用的邏輯概念；其一般不包含局限于控制器的管理數據(overhead data) 0管理數據可以包括根據扇區的用戶數據計算的誤差校正代碼(ECC)。當將數據編程到陣列中時，控制器(下面描述)的一部分計算ECC，并且當正在從陣列中讀取數據時，控制器對ECC進行校驗。可選地，將ECC和/或其它管理數據存儲在與它們所屬的用戶數據不同的頁或者甚至不同的塊中。與磁盤驅動中扇區的大小相對應，用戶數據的扇區一般是512字節。管理數據一般是附加的16-20字節。在任何位置從例如8頁直到32、64或更多頁的大量頁形成塊。在一些實施例中，NAND串的行包括塊。圖5示出了根據一個實施例的具有用于對存儲器單元頁進行并行讀取和編程的讀/寫電路的存儲器設備500。存儲器設備500可以包括一個或更多個存儲器芯片502。存儲器芯片502包括存儲器單元400的二維陣列、控制電路510和讀/寫電路522。存儲器單元400可以由字線經由行解碼器530并且由位線經由列解碼器560進行尋址。讀/寫電路522包括多個感測塊524，且使得能夠對存儲器單元頁進行并行讀取或編程。一般來說，控制器540與一個或更多個存儲器芯片502 —樣包括在相同的存儲器設備500(例如可移除存儲卡)中。經由線路544在主機和控制器540之間且經由線路542在控制器和一個或更多個存儲器芯片502之間傳送命令和數據。控制電路510與讀/寫電路522 —起協作，以在存儲器陣列400上進行存儲器操作。控制電路510包括狀態機512、片上地址解碼器514和功率控制模塊516。狀態機512提供存儲器操作的芯片級控制。片上地址解碼器514提供由主機或存儲器控制器使用的到由解碼器530和520使用的硬件地址之間的地址接口。功率控制模塊516控制在存儲器操作期間對字線和位線提供的功率和電壓。在另一種方法中，使用雙行/列解碼器和讀/寫電路。在陣列的相對側以對稱的方式實現各種外圍電路對存儲器陣列400的訪問，從而每一側上的訪問線和電路的密度減少一半。因此，行解碼器被分離為兩個行解碼器，并且列解碼器被分離為兩個列解碼器。類似地，讀/寫電路被分離為從陣列400底部連接到位線的讀/寫電路以及從陣列400頂部連接到位線的讀/寫電路。以這種方式，讀/寫模塊的密度實質上減少了一半。圖6描繪了閾值電壓分布和一通編程的示例集合。針對每個存儲元件存儲兩位數據的情況，提供存儲元件陣列的示例閾值電壓分布。針對被擦除(E狀態)存儲元件提供第一閾值電壓分布600。三個閾值電壓分布602、604和606分別表示編程狀態A、B和C。在一個實施例中，E分布中的閾值電壓為負，A、B和C分布中的閾值電壓為正。每個不同的閾值電壓范圍對應于數據位集合的預定值。被編程到存儲元件中的數據和存儲元件的閾值電壓水平之間的具體關系取決于針對存儲元件所采用的數據編碼方案。雖然示出了四種狀態，但是也可以使用其它多狀態結構，包括包含多于或少于四種狀態的結構。還設置三個讀取基準電壓Vra、Vrb和Vrc以從存儲元件中讀取數據。通過測試給定存儲元件的閾值電壓是在Vra、Vrb和Vrc以上還是以下，系統可以確定存儲元件所處的狀態、例如編程狀況。此外，設置三個驗證基準電壓Vva、Vvb和Vvc。當將存儲元件編程為狀態A時，系統測試這些存儲元件是否具有大于或等于Vva的閾值電壓。當將存儲元件編程為狀態B時，系統測試存儲元件是否具有大于或等于Vvb的閾值電壓。當將存儲元件編程為狀態C時，系統確定存儲元件是否具有大于或等于Vvc的閾值電壓。在作為全序列編程已知的一個實施例中，可以將存儲元件從擦除狀態E直接編程到編程狀態A、B或C中的任意一個。例如，首先可以將要編程的一群存儲元件擦除，使得該群中的所有存儲元件處于被擦除狀態E。然后，使用諸如圖7所示的一系列編程脈沖，將存儲元件直接編程到狀態A、B或C。在一些存儲元件正在從狀態E編程到狀態A時，其它存儲元件正在從狀態E編程到狀態B和/或從狀態E編程到狀態C。在WLn上從狀態E編程到狀態C時，到在WLn-I下的鄰近浮置柵極的寄生耦合量達到最大，這是因為與在從狀態E編程到狀態A或從狀態E編程到狀態B時電荷的改變相比，WLn下的浮置柵極上的電荷量的改變最大。當從狀態E編程到狀態B時，到鄰近浮置柵極的耦合量較小。當從狀態E編程到狀態A時，耦合量進一步減小。另一可選項是對一個或更多個數據狀態使用低和高驗證電平。例如，對于A狀態，VvaL和VvaH分別是較低和較高驗證電平，而對于B狀態，VvbL和VvbH分別是較低和較高驗證電平。在編程期間，當正在被編程到作為目標狀態的A狀態的存儲元件的閾值電壓超過VvaL時，諸如通過將關聯位線電壓提高到編程或非禁止電平和全禁止電平之間的電平，將存儲元件的編程速度從全速度減慢到部分速度。提高位線電壓又提高了關聯NAND串的溝道電壓。這通過避免閾值電壓的大步增加，來提供更高的準確度。提高位線電壓具有與降低編程脈沖步長大小相同的效果。同時，可以以全速度對其它NAND串上的存儲元件進行編程，從而接收步長大小的全效果。當閾值電壓達到VvaH時，存儲元件被鎖定，不進行進一步編程。類似地，當正在被編程到作為目標狀態的B狀態的存儲元件的閾值電壓超過VvbL時，減慢存儲元件的編程速度，且當閾值電壓達到VvbH時，存儲元件被鎖定，不進行進一步編程。將這種編程技術稱為快速通過寫入或者雙驗證技術。注意，在一種方法中，對于最高狀態、例如C狀態不使用雙驗證電平，因為一般說來一些過沖(overshoot)是可接受的。相反，例如可以對被擦除狀態以上、最高狀態以下的編程狀態使用雙驗證電平。圖7描繪了在編程操作期間對存儲元件的控制柵極施加的電壓波形。波形或脈沖
列包括幅值以步長大小遞增的編程脈沖710、714、716、718和720......，以及包括示例驗
證脈沖712的每個編程脈沖之間的驗證脈沖組，例如諸如結合圖6所討論的Vva、Vvb和Vvc或VvaL、VvaH, VvbL, VvbH和Vvc。編程脈沖的幅值可以是固定的，或者例如它們可以以固定或改變的比率逐步增加。在一個實施例中，編程脈沖具有以諸如12V的初始電平開始，并且對于每個連續的編程脈沖以例如0. 5V的增量增加，直到達到例如20-25V的最大值的電壓。在一些實施例中，可以對于數據正在被編程到的每個狀態、例如狀態A、B和C存在驗證脈沖。在其它實施例中，可以存在更多或更少驗證脈沖。例如，可以在全位線編程期間使用該波形，其中對奇數編號的位線和偶數編號的位線的存儲元件一起進行編程并且一起進行驗證。或者，可以分開進行驗證操作，例如首先對偶數編號的位線、然后對奇數編號的位線進行驗證操作。圖8是NAND串的橫截面，其描繪了溝道升壓。該橫截面描繪了在字線方向上跨多個存儲元件延伸的控制柵極(CG)或者選擇的字線800。每個存儲元件包括在襯底的各個溝道區域上方、一般在P阱中的浮置柵極(re)和控制柵極。例如，存儲元件810包括溝道區域816上方的控制柵極812和浮置柵極814，存儲元件820包括溝道區域擬6上方的控制柵極822和浮置柵極824，且存儲元件830包括溝道區域836上方的控制柵極832和浮置柵極834。每個溝道區域是在與字線方向正交的位線方向上的、可以被可視化為從頁中出來的NAND串的一部分。如在開頭結合圖6所提及的，當進行隨后的編程迭代時，完成了編程的存儲元件的溝道被禁止，以避免對這些存儲元件進一步進行編程。例如，假設存儲元件810正被禁止。在這種情況下，通過提高關聯位線電壓，溝道區域816可以升高或者升壓到幾伏。當通過減小跨浮置柵極814的電壓對字線800施加編程電壓時，這種升壓使浮置柵極814的編程禁止。還假設仍在對存儲元件820進行編程。如果溝道擬6保持在諸如OV的固定電壓處，則由箭頭817表示的溝道-浮置柵極耦合將趨于提高浮置柵極824的電勢。當對字線800施加編程電壓時，浮置柵極擬4的電勢將進一步增加。然而，由浮置柵極擬4看到的總編程電壓由于耦合817而大于所希望的編程電壓，從而浮置柵極擬4將被編程到比所希望的高的閾值電壓。例如，如果對字線800施加具有0. 2V的步長大小的編程電壓，則由于來自溝道826的耦合，浮置柵極824的電勢可能增加在步長大小為更高、諸如0. 3V且沒有來自溝道816的耦合的情況下預計的量。來自溝道區域836的耦合可能類似地無意地使浮置柵極824的電勢增加，從而比預計更快地進行編程。這導致存儲元件集合的閾值電壓分布加寬。這主要在全位線編程技術中是關注點，在全位線編程技術中對鄰近的位線/NAND串同時編程。
如所提及的，可以從浮置柵極的一個或兩個鄰近的溝道、例如浮置柵極824的溝道816和/或836出現溝道到浮置柵極耦合。來自不與浮置柵極鄰近的溝道的耦合比來自鄰近溝道的小得多，其是不進行補償的二級效應。為了抵消這種溝道-浮置柵極耦合，可以使仍在進行編程的存儲元件的溝道擬6在鄰近存儲元件810被禁止時浮置。然而，諸如結合圖6所討論的，這將阻止部分速度編程的使用。這里描述的一種編程技術使得仍在進行編程的存儲元件的溝道能夠提高到提供部分速度或完全速度編程的期望電平。圖9描繪了與圖IOa的電路一起使用的編程操作的時間線，圖IOa描繪了在編程操作中使用的電路的一種示例實施方式。可以針對每個位線設置圖IOa的電路的單獨副本，且根據在當前編程迭代中位線是被禁止編程(參見圖10b)，進行全速度編程(參見圖10c)，還是進行部分速度編程(參見圖IOd)，針對關聯位線不同地配置圖IOa的電路。一個或更多個控制電路可以向每個電路傳送命令，以配置電路。時間線在涵蓋多個迭代的編程操作的單個迭代上延伸。此外，驗證操作(未示出)可跟隨在時間線所涵蓋的時間段之后波形900描繪了包括以全速度編程的所選存儲元件的NAND串或其它串行連接的存儲元件串的位線或溝道的電壓。波形902描繪了包括被禁止例如完全禁止或停止編程的所選存儲元件的NAND串或其它串行連接的存儲元件串的位線或溝道的電壓。波形904描繪了包括以部分速度(也稱為部分禁止速度)編程的所選存儲元件的NAND串或其它串行連接的存儲元件串的位線或溝道的電壓。波形906描繪了所選字線上的電壓VWL。在t6-t7提供兩部分編程脈沖。波形908描繪了對圖IOa中的USGD晶體管1090施加的電壓。這是受控制以使得位線能夠與控制電路進行通信的選擇柵漏極晶體管。波形910描繪了對圖IOa中的高壓BLS晶體管BLS1080施加的電壓。波形912描繪了對圖IOa中的低壓BLC晶體管1078施加的電壓。波形914描繪了對圖IOa中的BLY晶體管1052施加的電壓。波形916描繪了對圖IOa中的FLA晶體管IOM施加的電壓。波形918描繪了對圖10中的ICO晶體管1032施加的電壓。波形920描繪了對圖IOa中的RSB晶體管1018施加的電壓。RSB在編程脈沖的末尾提供復位信號，以將FLG設置為高。波形922描繪了對圖IOa中的LCO晶體管1044施加的電壓。標注了 t0-tl0的垂直線表示編程迭代期間的時間點。時間段tl_t3表示升壓或預充電時間段。對于禁止位線，參見圖10b。起初，在tl，使BL禁止從OV提高或將其預充電到指定電平Vddsa- Δ V，其中，Vddsa是此處對于進行升壓足夠高的電源。換句話說，將BL禁止提高到比當對所選擇的字線施加編程脈沖時期望實現的最終電平Vddsa低Δ V的電平。Δ V是可以針對特定類型的存儲器設備最優地設置的設計參數。可以對硅使Δ V最優化，以實現最大補償。通常，對于禁止位線，從tl_t3，通過使能如點劃線路徑1091所示的、通過晶體管FLA 1024和BLC 1078的導電路徑來提高BL禁止。將標志電路1002的輸出處的FLG路徑1028設置為低，將LAT路徑1062設置為高。具體地，VWL(波形906)固定在0V，因為這是施加編程脈沖之前的預充電階段。US⑶(波形908)固定在0V，使得US⑶晶體管1090不導通，這使得能夠在位線1086中建立電荷。將BLS (波形910)提高到足夠將電壓從BLC傳送到位線1086的電平。將BLC(波形912)提高到Vddsa-Δ V+Vth，其中Vth是BLC晶體管1078的閾值電壓。其結果是，經由BLS
10晶體管1080傳送到位線1086的BLC晶體管1078的輸出是Vddsa-Δ V。將BLY(波形914)提高到BLY晶體管1052的閾值電壓(Vth)加Vddsa，從而使Vddsa在COM路徑1082上。FLA (波形916)從Vddsa跌落到0V，使作為pMOS的FLA晶體管1024導通。使ICO (波形918)從OV提高到連接標志電路1002的MUX路徑1036和INV路徑1030的電平。這將BL編程-全速度和BL編程-部分速度設置為0V。RSB (波形920)固定在Vddsa，使得作為PMOS的RSB晶體管1018不導通。LCO (波形922)固定在0V，使得LAT路徑1062從MUX路徑1036去耦合。對于禁止位線，從t3_t4，BL禁止浮置。在圖9和11中，點劃線是指浮置電壓。在該時間段中，通過鄰近位線的電壓的增加，可以使BL禁止暫時耦合得更高。例如，如果對鄰近位線進行如BL編程-部分速度所示的部分速度編程，則如下面進一步討論的，該位線經歷從OV到稱為Vbl_qpw的電平的電壓的增加。這產生由箭頭903表示的到BL禁止的耦合。禁止位線的電勢由此短暫地浮置得更高，然后衰落回先前的電平Vddsa- Δ V0通過從t3_t4使禁止位線浮置，保證BL禁止不受來自BL編程-部分速度的耦合的影響。此外，在一種方法中，從t3-t4，USGD提高到作為與Vddsa不同的電源電壓、但是處于相同電平的Vdd。這使得能夠通過使能USGD使耦合到BL禁止的額外電荷放電到未選擇的塊溝道。該放電導致BL禁止衰落到Vddsa- Δ V。從t4_t5，再次以Vddsa-Δ V驅動BL禁止。從t5_t8，以更高的電平Vddsa驅動BL禁止，從而通過增量Δ V將其驅動得更高。具體地，在t5，BLC (波形91 從Vddsa-AV+Vth提高到Vddsa+Vth，提高了增量Δ V，由此使BL禁止增加Δ V。從W_t9，BL禁止浮置。在t8，將BL禁止放電到OV。從tl_t5，包括在t3_t4處BL編程-部分速度(波形904)提高時，BL編程-全速度(波形900)在OV處。BL編程-全速度在tl可能經歷小的暫時增長或尖峰。從t5-t9，BL編程-全速度浮置，使得其更高地耦合到基于AV和耦合比率CRl的電平，如箭頭905所示。耦合量取決于BL編程-全速度位線與BL禁止位線有多接近。當位線或關聯溝道鄰近時，耦合最強。在偽』!^編程-全速度放電到0V。特別地，將標志電路1002的輸出處的FLG路徑10 設置為高，而將LAT路徑1062設置為低。通過將FLG設置為高，晶體管1022不導通。通過將LAT設置為低，晶體管1044導通，從而如點劃線路徑1093(圖IOc)所示，提供到地的導電路徑。從tl_t2，BL編程-部分速度(波形904)在OV處，并且通過使LCO晶體管1044 (波形92 不導通從t2_t3使其浮置。在t3_t5BL編程-部分速度從OV提高到Vbl_qpw，Vbl_qpW是對關聯位線提供部分速度(快速通過寫入或qpW)編程的期望電平。這通過從t3_t5將LCO晶體管1044 (圖IOd)從OV提高到Vbl_qpw+Vth來實現。BL編程-部分速度在tl可能經歷小的暫時增長或尖峰。從t5_t9，BL編程-部分速度浮置，使得其更高地耦合到基于AV和耦合比率CR2的電平，如箭頭907所示。CR2可以等于CR1。耦合量取決于BL編程-部分速度位線與BL禁止位線有多接近。當位線或關聯溝道鄰近時，耦合最強。在偽，BL編程-部分放電到0V。特別地，將標志電路1002的輸出處的FLG路徑10 設置為高，且將LAT路徑1062設置為高。通過將FLG設置為高，晶體管1022不導通。通過將LAT設置為高，晶體管1044也不導通，從而如點劃線路徑1095(圖IOd)所示，提供從電源節點1068開始的導電路徑。傳送到位線1086的LCO晶體管1044的輸出是Vbl_qpw。在編程迭代期間，晶體管BLX 1050、XX01056、HLL 1040和H001042以及時鐘節點CLK 1088固定在OV處。因此，可以如下總結編程迭代
模式全速度編程部分速度編程禁止
BLVssVblcqpw Vddsa
FLG高高低
LAT低高高圖IOa描繪了在編程操作中使用的電路的一個示例實施方式。所描繪的晶體管可以是MOSFET或者pMOSFET。用具有圓圈的晶體管符號來標識pMOS。標志電路1002將路徑1028上的標志FLG設置為高或低。路徑1030上的INV是FLG的逆。節點1004和1006接收用于感測放大器的Vdd或本地電源Vddsa。STF晶體管1008和FRB晶體管1010接收合適的控制信號，以提供期望的FLG電平。晶體管1005的柵極連接到接地路徑的晶體管1012。類似地，晶體管1007的柵極連接到接地路徑的晶體管1014。在FLG為高的情況下，晶體管1022不導通。晶體管1022在導通時，將電源端子1020耦合到FLA晶體管1024oNCO晶體管1034將MUX路徑1036連接到用于輸入和輸出數據的感測總線(SBUS)。ICO晶體管1032對INV路徑1030是否與MUX路徑1036通信進行控制。FCO晶體管10 對FLG路徑10 是否與MUX路徑1036通信進行控制。復位或RSB晶體管1018對電源節點1016是否與FLG路徑10 通信進行控制。鎖存器電路1076將路徑1062上的標志LAT設置為高或低。路徑1064上的INT是LAT的逆。節點1066和1069接收Vddsa。STL晶體管1072和PRS晶體管1074接收合適的控制信號，以提供期望的LAT電平。晶體管1068的柵極連接到接地路徑的晶體管1073。類似地，晶體管1070的柵極連接到接地路徑的晶體管1075。LCO晶體管1044對LAT路徑1062是否與MUX路徑1036通信進行控制。LRS晶體管1046對INT路徑1064是否與MUX路徑1036通信進行控制。在驗證或讀取操作期間使用的感測電路1037包括感測路徑1054、對感測路徑是否與COM路徑1082通信進行控制的XXO晶體管、對感測路徑是否與電源節點1038通信進行控制的HLL晶體管1040以及對感測路徑是否與MUX路徑1036通信進行控制的HOO晶體管1042。SEN路徑IOM耦合到晶體管1060的控制柵極，STR晶體管1058對晶體管1060是否與MUX路徑1036通信進行控制。在節點1088向電容器1084提供時鐘CLK信號。 BLY晶體管1052對MUX路徑1036是否與COM路徑1082通信進行控制，而BLX晶體管1050對COM路徑1082是否與電源節點1048通信進行控制。BLC晶體管1078和BLS晶體管1080對COM路徑1082是否與位線BLI 1086通信進行控制。位線1086可以與一個或更多個NAND串進行通信。示例NAND串例如包括控制柵極分別與字線札63、札62和札61
12通信的存儲元件1092、1094和1096和漏極選擇柵極US⑶1090。圖IOa的電路是一個可能的實施例。可以進行其它變化。例如，圖11描繪了與圖12a的電路一起使用的編程操作的時間線。可以針對每個位線設置圖1 的電路的單獨副本，根據在當前編程迭代中，位線是是被禁止編程、進行全速度編程還是進行部分速度編程來針對關聯位線不同地配置圖12a的電路。具體地，圖12b描繪了用于禁止位線的配置中的圖12a的電路。其還描繪了在圖11中的tl0-tl4期間用于部分禁止或者部分速度編程的位線的配置中的圖12a的電路。圖12c描繪了用于非禁止、全速度編程的位線的配置中的圖12a的電路。其還描繪了在圖11中的tl0-tl4外部用于部分禁止或者部分速度編程的位線的配置中的圖12a的電路。時間線在涵蓋多個迭代的編程操作的單個迭代上延伸。此外，驗證操作(未示出)可跟隨在時間線所涵蓋的時間段之后。波形1100描繪了包括以全速度編程的所選存儲元件的NAND串或其它串行連接的存儲元件串的位線或溝道的電壓。波形1102描繪了包括被禁止編程、例如完全禁止或停止編程的所選存儲元件的NAND串或其它串行連接的存儲元件串的位線或溝道的電壓。波形1104描繪了包括以部分速度(也稱為部分禁止速度)編程的所選存儲元件的NAND串或其它串行連接的存儲元件串的位線或溝道的電壓。波形1106描繪了所選字線上的電壓VWl·。在tl6-tl9提供兩部分編程脈沖。波形1108描繪了對圖12a中的源地(SRCGND)節點1257施加的電壓。波形1110描繪了對選通節點(STBn) 1220或1238施加的電壓。施加波形1112，以將圖12a中的晶體管12 和1242復位。對圖12a中的SET晶體管1244施加波形1114。對圖12a中的總線節點1245施加SBUS波形1116。與和tl3_tl4之間的波形1112類似，當在數據中進行掃描時驅動該波形。每當SET為高時，將其固定地設置為地。在其它時間，如虛線所示，將其浮置，最可能是在OV或OV附近。對圖12a中的BLS晶體管1262施加波形1118。在t28，該晶體管放電。對圖12a中的BLC晶體管12M施加波形1120。對圖12a中的XXL晶體管1208施加波形1122。對圖12a中的HLL晶體管1204施加波形1124.標注了 tO_U8的垂直線表示編程迭代期間的時間點。時間標度不一定與圖9中的時間標度相對應。時間段tl-tlO表示升壓或預充電時間段。起初，在tl，使BL禁止從OV提高或將其預充電到Vddsa-AV。通常，對于禁止位線，從tl-tlO，通過使能如點劃線路徑1253(圖12b)所示的從SRCGRD 1257開始的通過晶體管LAT 1256和INV 1260的導電路徑來提高BL禁止。將LAT設置為低(0)，將INV設置為高⑴。晶體管1246和1250關斷。具體地，VWL(波形1106)固定在0V，因為這是施加編程脈沖之前的預充電階段。將BLS (波形1118)提高到足夠將電壓從BLC傳送到位線1264的電平。將BLC (波形1120)提高到Vddsa-Δ V+Vth，其中，Vth是BLC晶體管12M的閾值電壓。其結果是，經由BLS晶體管1262傳送到位線1264的BLC晶體管12M的輸出是Vddsa-Δ V。對于禁止位線，從tl0_tl3，BL禁止浮置。在該時間段中，通過鄰近位線的電壓的增加，可以使BL禁止耦合得更高。例如，如果對鄰近位線進行如BL編程-部分速度所示的部分速度編程，則該位線經歷從OV到稱為Vbl_qpw的電平的電壓增加。這產生由箭頭1103表示的到BL禁止的耦合。由于在其浮置得更高時，BL禁止從NMOS (BLC晶體管1254)充電，因此其不衰落，忽略微小的結泄漏。也就是說，因為BLC從tl0_tl4比在tl_t4期間低(即Vbl_qpw < ￥(1(183-八\0，因此從{10414，BL禁止1102不衰落。這是例如Vddsa-Δ V大約為2V，而Vbl_qpw大約為0. 6V時的情況。在Vbl_qpw為0. 6V的情況下，BL禁止的耦合或者耦合誤差不大，并且通過將Vddsa- Δ V設置得稍微低一點，可以將該誤差減半。從tl3_tl4，再次以Vddsa- Δ V驅動BL禁止。從tl4_t21，以較高的電平Vddsa驅動BL禁止，從而通過增量Δ V將其驅動得更高。具體地，從tl_t4，BLC(波形 1120)從 OV 提高到 Vddsa-AV+Vth，由此以 Vddsa-AV驅動BL禁止。從tlO_tl2，BLC(波形1120)從OV提高到Vbl_qpw+Vth,由此以Vbl_qpw驅動BL編程-部分速度。從tl4-t21，BLC (波形1120)從OV提高到Vddsa+Vth，由此以Vddsa驅動BL禁止。在t25，當BLC增加到Vddsa時，所有位線放電到OV。如箭頭1105所示，從tl4_t21BL編程-全速度浮置，使得其更高地耦合到基于AV和耦合比率CRl的電平。如箭頭1107所示，從tl4-t21，BL編程-部分速度也浮置，使得其更高地耦合到基于Δ V和耦合比率CR2的電平。CR2可以等于CR1。在圖12a的電路中，NAND串包括例如分別與字線札63、WL62和札61通信以及經由US⑶晶體管1270與位線(BLI) 1264通信的存儲元件1272、1274和1276。位線1264與BLS晶體管1262和耦合到COM2路徑1252的BLC晶體管12 通信。到可以為nMOS的INV晶體管1260的輸入是到可以為經由端子1258接收電源Vddsa的PiFET的LAT晶體管1256的輸入的逆。類似地，到可以為nMOS的LAT晶體管1246的輸入是到可以為經由端子1248接收Vddsa的PiFET的INV晶體管150的輸入的逆。在一個路徑中，BLX晶體管1206在COMl路徑1210和電源端子1202之間延伸。在另一個路徑中，HLL晶體管1204和XXL晶體管1208在COMl路徑1210和電源端子1202之間延伸。COMl路徑1210經由用于輸入和輸出數據的SET晶體管1244連接到總線端子1245。感測SEN路徑1212經由電容器1214連接到時鐘(CLK)端子1216。SEN路徑1212經由piFET晶體管1222耦合到INV路徑1224，INV路徑1224經由RST_NC0晶體管1242耦合到總線端子1245。晶體管1222經由piFET STBn晶體管1220耦合到電源節點1218，piFETSTBn晶體管1220在感測期間接收選通信號。INV路徑12M還經由STOn晶體管1238和下拉晶體管1240耦合到地。LAT路徑1237是INV路徑12 的逆。LAT路徑1237經由piFET晶體管12；34耦合到電源節點1032，并且經由piFET晶體管1230和RST_PC0 piFET晶體管12 耦合到電源節點12 。LAT路徑1237還經由下拉晶體管1236耦合到地。在編程操作的迭代期間，對于禁止位線，從tl-tl0、tl0_tl3和tl4_t21，導電路徑1253是活動的。對于全速度編程位線，或者在圖11中的tl0_tl4外部(在tlO之前和tl4之后)，對于部分速度編程位線，導電路徑1255是活動的(圖12c)。導電路徑1253用來在SET為高時，將編程位線或部分速度編程位線接地。當SET為低時，BL編程-全速度和BL編程-部分速度從tl4至t21浮置。圖Ih-C的電路僅具有一個鎖存器，而圖lOa-d的設計具有兩個鎖存器。晶體管INV 1260和LAT 1256將一起導通或關斷，晶體管INV 1250和LAT 1246將一起導通或關斷。從tl-tlO和tl4-t21的編程迭代可以總結如下
模式全速度編程部分速度編程禁止LAT 高高低INV 低低 高從tl0_tl3的編程迭代可以總結如下模式全速度編程部分速度編程禁止LAT 高低低INV 低高高從t5-tl0和tl3-tl4(圖11), BLC關閉，以將位線從COM2路徑1252隔離，從而鎖
存器值可以改變。圖13描繪了編程操作。在步驟1300，編程操作開始。在步驟1302，編程操作的迭代開始。步驟1304包括識別要禁止的第一組位線。這一般包括與完成了編程的NAND串相關聯的位線。步驟1304還包括識別要以部分速度編程的第二組位線。這一般包括與已達到較低驗證電平、而不是較高驗證電平的存儲元件相關聯的位線。例如，在圖6中，這可以包括已達到VvaL、但是未達到VvaH的A狀態存儲元件以及已達到VvaB、但是未達到VvbH的B狀態存儲元件。步驟1304還包括識別要以全速度編程的第三組位線。這一般包括在使用較低驗證電平的情況下與未達到較低驗證電平、在不使用較低驗證電平和較高驗證電平的情況下與未達到標稱驗證電平的存儲元件相關聯的位線。例如，在圖6中，這可以包括未達到VvaL的A狀態存儲元件、未達到VvaB的B狀態存儲元件和未達到Vvc的C狀態存儲元件。步驟1306包括將第一組位線預充電到初始電平Vddsa- Δ V,并且將第二組和第三組位線的電勢固定在諸如OV的穩定狀態電平Vss。這在圖9的示例中在tl-t3出現，在圖11的示例中在tl-tlO出現。步驟1308包括將第二組位線預充電到初始電平Vbl_qpw，將第一組位線浮置，并且將第三組位線的電勢固定在諸如OV的穩定狀態電平Vss處。這在圖9的示例中在t3-t4出現，在圖11的示例中在tl0-tl3出現。步驟1310包括繼續將第二組位線預充電到Vbl_qpw，并且將第一組和第三組位線的電勢固定在諸如OV的穩定狀態電平Vss處。這在圖9的示例中在t4-t5出現，在圖11的示例中在tl3-tl4出現。步驟1312包括將第一組位線的電勢驅動到Vddsa，將第二組和第三組位線浮置，并且對選擇的字線施加編程電壓Vpgm。這在圖9的示例中在t6-t7施加Vpgm的情況下在t5_t8出現，在圖11的示例中在tl6-tl9施加Vpgm的情況下在tl4-t21出現。在步驟1314，進行驗證操作。注意，這可以包含依次施加圖6所示的不同電平處的字線驗證電壓。在確定步驟1316，如果所有存儲元件沒有通過驗證測試，則在步驟1302進行編程操作的進一步迭代。如果確定步驟1316為真，則在確定步驟1318確定是否需要進一步迭代。當使用較高和較低驗證電平時，如果驗證所有存儲元件都滿足較高驗證電平，或者當僅使用針對狀態的一個驗證電平時，驗證所有存儲元件都滿足標稱電平，則在步驟1320編程操作結束。如果尚未驗證一些存儲元件達到較高驗證電平，則在步驟1302進行編程操作的進一步迭代。在這里描述的技術的一個實施例中，操作非易失性存儲器的方法包括針對非易失性存儲元件的集合進行多迭代編程操作的迭代，集合包括分別與第一、第二和第三位線通信的至少第一、第二和第三非易失性存儲元件串。進行迭代包括(a)在第一時間段中，在將第二和第三位線的電勢(Vss = 0V)固定的同時，將第一位線的電勢預充電到第一電平(Vddsa-AV) ； (b)在第一時間段之后的第二時間段的至少一部分中，在將第一位線浮置且將第三位線的電勢(Vss = 0V)固定的同時，將第二位線預充電到第二電平(Vbl_qpw)；以及(c)在第二時間段之后的第三時間段中，在將第二和第三位線浮置的同時，將第一位線的電勢驅動到高于第一電平(Vddsa-AV)的第三電平(Vddsa)，并且同時對第一串中的非易失性存儲元件、第二串中的非易失性存儲元件和第三串中的非易失性存儲元件施加編程電壓(Vpgm)。在另一實施例中，非易失性存儲系統包括襯底上的存儲元件的集合，其中，該集合包括至少第一、第二和第三非易失性存儲元件串；分別與第一、第二和第三串通信的第一、第二和第三位線；以及與存儲元件的集合和第一、第二和第三位線通信的至少一個控制電路。為了針對非易失性存儲元件的集合進行多迭代編程操作的迭代，至少一個電路(a)在第一時間段中，將第一位線的電勢預充電到第一電平(Vddsa-Δ V)，同時將第二和第三位線的電勢(Vss = 0V)固定；(b)在第一時間段之后的第二時間段的至少一部分中，將第二位線預充電到第二電平(Vbl_qpw)，同時將第一位線浮置，并且將第三位線的電勢(Vss =0V)固定；以及(c)在第二時間段之后的第三時間段中，將第一位線的電勢驅動到高于第一電平(Vddsa-AV)的第三電平(Vddsa)，同時將第二和第三位線浮置，并且對第一串中的非易失性存儲元件、第二串中的非易失性存儲元件和第三串中的非易失性存儲元件施加編程電壓(Vpgm)。在另一實施例中，一種操作非易失性存儲系統的方法包括(a)在形成在襯底上的非易失性存儲元件的集合中，識別要在編程操作的迭代期間使編程禁止的第一非易失性存儲元件串；(b)在非易失性存儲元件的集合中，識別允許在編程操作的迭代期間以降低的速度編程的第二非易失性存儲元件串；(c)在非易失性存儲元件的集合中，識別允許在編程操作的迭代期間以全速度編程的第三非易失性存儲元件串；(d)將襯底中的與第一非易失性存儲元件串相關聯的第一溝道預充電到第一電平，同時分別將襯底中的與第二和第三非易失性存儲元件串相關聯的第二和第三溝道的電勢固定；(e)隨后將第二溝道預充電到第二電平，同時將第一溝道浮置，并且將第三溝道的電勢固定；以及(f)隨后將第一溝道驅動到高于第一電平的第三電平，同時將第二和第三溝道浮置，同時對第一串中的非易失性存儲元件、第二串中的非易失性存儲元件和第三串中的非易失性存儲元件施加編程電壓。提供對應的方法、系統以及用于執行此處提供的方法的計算機或處理器可讀存儲設備。呈現了前述詳細描述用于說明和描述的目的。不旨在窮盡或局限于所公開的確切形式。根據上面的教導，可以進行許多變形和變化。選擇了所描述的實施例，以便最好地解釋本技術的原理及其實際應用，由此使得本領域其它技術人員能夠最好地利用各種實施例中的技術以及適合于預期的特定用途的各種變形。旨在由所附權利要求定義本技術的范圍。
權利要求
1.ー種操作非易失性存儲系統的方法，包括針對非易失性存儲元件(100、102、104、106)的集合進行多迭代編程操作的迭代，所述集合包括分別與第一、第二和第三位線(BL禁止、BL編程-部分速度、BL編程-全速度)通信的至少第一、第二和第三非易失性存儲元件串G50)；所述的進行迭代包括(a)在第一時間段(tl-t3)中，在固定所述第二和第三位線的電勢(Vss)的情況下，將所述第一位線的電勢預充電到第一電平(Vddsa-AV)；(b)在所述第一時間段之后的第二時間段(t3-^)的至少一部分(t4-^)中，將所述第二位線預充電到第二電平(Vbl_qpw)，并且固定所述第三位線的電勢(Vss)；以及(c)在所述第二時間段之后的第三時間段(t548)中，在將所述第二和第三位線浮置的情況下，將所述第一位線的電勢驅動到高于所述第一電平(Vddsa-AV)的第三電平 (Vddsa)，并且同時對所述第一串中的非易失性存儲元件、所述第二串中的非易失性存儲元件和所述第三串中的非易失性存儲元件施加編程電壓(Vpgm)。
2.根據權利要求1所述的方法，其中所述第一位線與所述第二位線鄰近；以及在所述第三時間段中，由于將所述第一位線驅動到所述第三電平，所述第二位線的電勢通過電容性耦合(907)被耦合得更高。
3.根據權利要求1或2所述的方法，其中所述第一位線與所述第三位線鄰近；以及在所述第三時間段中，由于將所述第一位線驅動到所述第三電平，所述第三位線的電勢通過電容性耦合(90 被耦合得更高。
4.根據前述權利要求中的任一項所述的方法，其中在所述第二時間段中，所述第一位線的電勢浮置得更高，所述方法還包括對所述第一位線放電，使得在所述第二時間段中其電勢向所述第一電平衰落。
5.根據前述權利要求中的任一項所述的方法，其中在所述第三時間段中，所述第二位線的電勢(Vbl_qpw+AVXCR2)低于所述第三電平 (Vddsa)，并且所述第三位線的電勢(AVXCRl)低于所述第二位線的電勢。
6.根據權利要求1所述的方法，其中在所述第一和第二時間段中，將所述第三位線的電勢固定在OV處。
7.根據權利要求1所述的方法，其中在所述第一和第二時間段中，將所述第三位線的電勢固定在OV處，并且在所述第一時間段中，將所述第二位線的電勢固定在OV處。
8.根據前述權利要求中的任一項所述的方法，其中在所述第二時間段的末尾(t4_t5)，以所述第一預充電電平(Vddsa-AV)驅動所述第一位線。
9.根據前述權利要求中的任一項所述的方法，其中在所述第三時間段中，所述第一位線的電勢禁止對所述第一串中的非易失性存儲元件的編程，所述第二位線的電勢允許對所述第二串中的非易失性存儲元件以降低的速度進行編程，并且所述第三位線的電勢導致對所述第三串中的非易失性存儲元件以全速度進行編禾王。
10.根據權利要求9所述的方法，其中所述的進行迭代還包括在所述第三時間段之后的第四時間段中，通過針對數據狀態的較高驗證電平(VvaH、VvbH, VvcH)驗證所述第二串中的非易失性存儲元件，并且針對所述數據狀態的較低驗證電平(VvaL、VvbL, VvcL)驗證所述第三串中的非易失性存儲元件， 來進行驗證操作。
11.一種非易失性存儲系統，包括襯底(144)上的非易失性存儲元件的集合，所述集合包括至少第一、第二和第三非易失性存儲元件(100、102、104、106)串(450)；分別與所述第一、第二和第三串通信的第一、第二和第三位線(BL禁止、BL編程-部分速度、BL編程-全速度)；以及與所述非易失性存儲元件的集合和所述第一、第二和第三位線通信的至少ー個電路 (510、540、522)，為了針對所述非易失性存儲元件的集合進行多迭代編程操作的迭代，所述至少ー個電路(a)在第一時間段(tl-t3)中，將所述第一位線的電勢預充電到第一電平 (Vddsa-AV)，同時固定所述第二和第三位線的電勢(Vss) ； (b)在所述第一時間段之后的第二時間段(t3-t5)的至少一部分(t4-t5)中，將所述第二位線預充電到第二電平(Vbl_ qpw)，且同時固定所述第三位線的電勢(Vss)；以及(c)在所述第二時間段之后的第三時間段(t548)中，將所述第一位線的電勢驅動到高于所述第一電平(Vddsa-AV)的第三電平(Vddsa)，且同時將所述第二和第三位線浮置，并且對所述第一串中的非易失性存儲元件、所述第二串中的非易失性存儲元件和所述第三串中的非易失性存儲元件施加編程電壓 (Vpgm)。
12.根據權利要求11所述的非易失性存儲系統，其中在所述第三時間段中，所述第一位線的電勢禁止對所述第一串中的非易失性存儲元件的編程，所述第二位線的電勢允許對所述第二串中的非易失性存儲元件以降低的速度進行編程，并且所述第三位線的電勢導致對所述第三串中的非易失性存儲元件以全速度進行編禾王。
13.根據權利要求11或12所述的非易失性存儲系統，其中所述第一位線與所述第二位線鄰近；以及在所述第三時間段中，由于將所述第一位線驅動到所述第三電平，所述第二位線的電勢通過電容性耦合(907)被耦合得更高。
14.根據權利要求11至13中的任一項所述的非易失性存儲系統，其中所述第一位線與所述第三位線鄰近；以及在所述第三時間段中，由于將所述第一位線驅動到所述第三電平，所述第三位線的電勢被電容性耦合(90 被耦合得更高。
15.根據權利要求11至14中的任一項所述的非易失性存儲系統，其中所述第一、第二和第三非易失性存儲元件串包括各個NAND串，所述至少ー個電路經由公共字線(WL)對所述第一串中的非易失性存儲元件、所述第二串中的非易失性存儲元件和所述第三串中的非易失性存儲元件施加編程電壓。
全文摘要
針對非易失性存儲系統實現部分速度(細)和全速度(粗)編程。在編程操作期間，在第一時間段(t1-t3)中，對要禁止的存儲元件的位線進行預充電，同時將要以部分速度編程(細編程)的存儲元件的位線和要以全速度編程(粗編程)的存儲元件的位線被固定在地電勢處。在第二時間段(t4-t5)中，將要以部分速度編程的存儲元件的位線驅動得更高，同時將要禁止的存儲元件的位線浮置，并且使要編程的存儲元件的位線保持接地。在第三時間段(t5-t8)中，將要禁止的存儲元件的位線驅動得更高，同時將要以部分速度或全速度編程的存儲元件的位線浮置，使得其耦合得更高。
文檔編號G11C16/10GK102576566SQ201080037573
公開日2012年7月11日 申請日期2010年8月23日 優先權日2009年8月25日
發明者樂兵, 董穎達, 迪潘舒·杜塔, 馬恩·梅 申請人:桑迪士克技術有限公司