本發明涉及數據獲取，特別涉及一種基(ji)于fpga的雷達數據獲取系統及方法。

背景技術：

1、隨(sui)著集成電路(lu)生產工藝的發(fa)展，fpga(現(xian)場可(ke)編程門陣(zhen)列)可(ke)以(yi)進行(xing)(xing)并(bing)行(xing)(xing)處理數(shu)據，并(bing)在開(kai)發(fa)環境中靈活編寫各(ge)種(zhong)控(kong)制(zhi)模(mo)塊，實現(xian)不同的控(kong)制(zhi)模(mo)塊同時并(bing)行(xing)(xing)運行(xing)(xing)。

2、相(xiang)關技術(shu)中，雷達數(shu)(shu)(shu)據采集(ji)系統基本是采用單片(pian)機或(huo)dsp芯片(pian)作為數(shu)(shu)(shu)據處(chu)理芯片(pian)，但由于這些芯片(pian)無法處(chu)理復雜龐大的(de)雷達數(shu)(shu)(shu)據，導致用戶難以直接(jie)獲(huo)取(qu)不同體(ti)制的(de)雷達數(shu)(shu)(shu)據。

3、基(ji)于(yu)此(ci)，目前亟需(xu)一種基(ji)于(yu)fpga的(de)雷達數據獲取系(xi)統(tong)及方法來解決(jue)上(shang)述(shu)技術問題。

技術實現思路

1、本發明實(shi)施(shi)例提供(gong)了(le)一種基于fpga的雷(lei)達數據獲(huo)取系統及方法，能(neng)夠滿足(zu)用戶對不同體制雷(lei)達數據的直接獲(huo)取。

2、第一方面，本發明實施例提供了一種基于fpga的雷達數(shu)據獲取(qu)系統(tong)，包括：

3、pcie模塊和fpga模塊，其中：

4、第(di)一(yi)fpga模(mo)塊(kuai)分(fen)別與(yu)第(di)一(yi)存(cun)(cun)儲器和光電轉換模(mo)塊(kuai)通信連接，所(suo)述(shu)第(di)一(yi)fpga模(mo)塊(kuai)用于(yu)獲取所(suo)述(shu)第(di)一(yi)存(cun)(cun)儲器中經過光電轉換處理后的雷達數據(ju)(ju)，并對所(suo)述(shu)雷達數據(ju)(ju)進行預處理；

5、所(suo)述第(di)(di)(di)一(yi)(yi)fpga模(mo)(mo)塊(kuai)(kuai)和(he)第(di)(di)(di)二(er)fpga模(mo)(mo)塊(kuai)(kuai)通(tong)過串行(xing)解串器(qi)通(tong)信(xin)連接，所(suo)述第(di)(di)(di)二(er)fpga模(mo)(mo)塊(kuai)(kuai)用于基于雷達數(shu)據(ju)(ju)(ju)的體制類型，對所(suo)述第(di)(di)(di)一(yi)(yi)fpga模(mo)(mo)塊(kuai)(kuai)中的預處理數(shu)據(ju)(ju)(ju)進行(xing)解析分類，并將解析數(shu)據(ju)(ju)(ju)存儲(chu)至(zhi)第(di)(di)(di)二(er)存儲(chu)器(qi)中；

6、所(suo)述第(di)二fpga模(mo)塊分別與第(di)二存儲器和所(suo)述pcie模(mo)塊通信連接(jie)，所(suo)述pcie模(mo)塊用(yong)于在(zai)接(jie)收到用(yong)戶端的傳輸指令(ling)后，基于預(yu)設的傳輸程序將所(suo)述解析數(shu)據(ju)傳輸至用(yong)戶空間。

7、優選地，所述pcie模塊具(ju)體是通(tong)過如下方式進(jin)行(xing)傳(chuan)輸的(de)：

8、基于dma對所述(shu)用(yong)戶空間(jian)進行初始化處(chu)理，確定所述(shu)pcie模塊與所述(shu)用(yong)戶空間(jian)的映射關(guan)系；

9、基于地址(zhi)參(can)數對所述fpga模塊進行數據的寫入操作和讀取操作，以確(que)定所述解析數據的地址(zhi)；

10、基(ji)于所(suo)(suo)述(shu)映射關系和(he)所(suo)(suo)述(shu)解析(xi)數(shu)據的地址，將所(suo)(suo)述(shu)fpga模塊中(zhong)的解析(xi)數(shu)據傳輸(shu)至用戶空間。

11、優選地，所(suo)述(shu)(shu)地址(zhi)參(can)數包括(kuo)所(suo)述(shu)(shu)pcie模塊到用戶空間的基地址(zhi)、所(suo)述(shu)(shu)用戶空間映射到所(suo)述(shu)(shu)pcie模塊的偏移地址(zhi)和存儲器地址(zhi)。

12、優(you)選地，所述(shu)pcie模塊(kuai)在執行(xing)基(ji)于所述(shu)映射關(guan)系和所述(shu)解(jie)析數(shu)據的地址，將(jiang)所述(shu)fpga模塊(kuai)中的解(jie)析數(shu)據傳輸至用戶空(kong)間時，用于執行(xing)如下操作：

13、基(ji)于(yu)所(suo)述傳輸指(zhi)令，確定所(suo)述用戶空間需要的目標解析數據；

14、基于所(suo)(suo)(suo)述(shu)目標解(jie)(jie)析(xi)數(shu)據的地址，將所(suo)(suo)(suo)述(shu)目標解(jie)(jie)析(xi)數(shu)據從(cong)所(suo)(suo)(suo)述(shu)fpga模(mo)塊傳輸至所(suo)(suo)(suo)述(shu)pcie模(mo)塊；

15、基于所述映射關系，確定所述用戶空間映射到所述pcie模塊的偏移(yi)地址(zhi)；

16、基于(yu)所(suo)述偏移地址，將所(suo)述目標解析(xi)數據從所(suo)述pcie模塊傳輸至所(suo)述用戶空間。

17、優選地，所述第一(yi)存(cun)儲器(qi)和(he)所述第二(er)存(cun)儲器(qi)的內存(cun)規格(ge)設置(zhi)為ddr3，所述第一(yi)存(cun)儲器(qi)和(he)所述第二(er)存(cun)儲器(qi)均(jun)用于對數據進行(xing)雙緩(huan)存(cun)處(chu)理。

18、優選地，所述串行解串器為8路串行解串器。

19、優選(xuan)地，所述第(di)二fpga模(mo)(mo)塊(kuai)設(she)置有pcie接(jie)口，所述第(di)二fpga模(mo)(mo)塊(kuai)和所述pcie模(mo)(mo)塊(kuai)之間通過(guo)鏈路通信連接(jie)，以使所述第(di)二fpga模(mo)(mo)塊(kuai)同時向所述用(yong)戶空間傳輸不(bu)同體制的(de)雷(lei)達數據。

20、第二方面，本發明實(shi)施例還提供(gong)了一種基于fpga的雷(lei)達(da)數據獲取(qu)方法，包括(kuo)：

21、利用所述第(di)一fpga模塊獲取(qu)所述第(di)一存儲器中經(jing)過光電轉換(huan)處理后(hou)的雷達數據，并對所述雷達數據進行預處理；

22、利用所(suo)述(shu)第(di)(di)二fpga模(mo)塊基于(yu)雷達(da)數據的體制類(lei)型，對所(suo)述(shu)第(di)(di)一(yi)fpga模(mo)塊中的預(yu)處理數據進(jin)行解析(xi)分(fen)類(lei)，并將解析(xi)數據存儲至第(di)(di)二存儲器(qi)中；

23、利用所(suo)述(shu)pcie模塊在(zai)接收到用戶端的傳輸指令后，基于預設的傳輸程序(xu)將(jiang)所(suo)述(shu)解析數(shu)據傳輸至用戶空(kong)間。

24、本發明實施例提(ti)供了(le)一(yi)種基于fpga的(de)雷達(da)數據(ju)(ju)獲(huo)取(qu)(qu)系統及(ji)方(fang)法，通(tong)過利用(yong)通(tong)用(yong)的(de)fpga處理(li)單(dan)元(yuan)和(he)fc光纖(xian)鏈路，設計具有pcie接口(kou)的(de)數據(ju)(ju)采(cai)集單(dan)元(yuan)，同時(shi)(shi)基于linux操(cao)作系統，采(cai)用(yong)dma方(fang)式，設計通(tong)用(yong)化(hua)的(de)驅動(dong)軟(ruan)件(jian)(jian)及(ji)中(zhong)間件(jian)(jian)軟(ruan)件(jian)(jian)，實現對不(bu)同體制(zhi)雷達(da)數據(ju)(ju)的(de)快(kuai)速(su)(su)獲(huo)取(qu)(qu)，便于用(yong)戶(hu)直(zhi)(zhi)接實時(shi)(shi)獲(huo)取(qu)(qu)雷達(da)數據(ju)(ju)至操(cao)作系統用(yong)戶(hu)空間，方(fang)便應用(yong)軟(ruan)件(jian)(jian)直(zhi)(zhi)接進行數據(ju)(ju)處理(li)及(ji)雷達(da)顯(xian)示。上述(shu)方(fang)法可針對不(bu)同體制(zhi)的(de)雷達(da)設備，實現數據(ju)(ju)高速(su)(su)采(cai)集，并具有一(yi)鍵傳輸至應用(yong)軟(ruan)件(jian)(jian)的(de)功(gong)能。

技術特征：

1.一種(zhong)基于fpga的雷達數據獲取系統，其(qi)特征在于，包括pcie模塊和fpga模塊，其(qi)中：

2.根據(ju)權利要(yao)求1所述的系(xi)統，其特征(zheng)在于，所述pcie模塊(kuai)具體是通過(guo)如下方式進行傳(chuan)輸的：

3.根據(ju)權利要求(qiu)2所(suo)(suo)述的系(xi)統(tong)，其特征在于(yu)，所(suo)(suo)述地址(zhi)參數包括所(suo)(suo)述pcie模塊到(dao)用戶空間的基地址(zhi)、所(suo)(suo)述用戶空間映射到(dao)所(suo)(suo)述pcie模塊的偏移(yi)地址(zhi)和存(cun)儲器地址(zhi)。

4.根據權利要求3所述(shu)(shu)的(de)系(xi)統，其特征在于(yu)，所述(shu)(shu)pcie模塊在執行(xing)基(ji)于(yu)所述(shu)(shu)映射關系(xi)和所述(shu)(shu)解析數據的(de)地址，將所述(shu)(shu)fpga模塊中的(de)解析數據傳輸至用戶空間時，用于(yu)執行(xing)如下操作：

5.根據(ju)權利要求2所述的(de)系統，其特征在于，所述第(di)一存儲(chu)器(qi)(qi)和所述第(di)二(er)存儲(chu)器(qi)(qi)的(de)內存規格為ddr3，所述第(di)一存儲(chu)器(qi)(qi)和所述第(di)二(er)存儲(chu)器(qi)(qi)均用于對數據(ju)進行雙緩存處理。

6.根據權利要求2所(suo)述的系(xi)統，其特(te)征在于，所(suo)述串(chuan)行解串(chuan)器為8路串(chuan)行解串(chuan)器。

7.根據權(quan)利要求6所(suo)(suo)述的(de)系統，其特征在于(yu)，所(suo)(suo)述第二(er)(er)fpga模塊設置有(you)pcie接(jie)口，所(suo)(suo)述第二(er)(er)fpga模塊和所(suo)(suo)述pcie模塊之(zhi)間通(tong)過(guo)鏈(lian)路通(tong)信連接(jie)，以(yi)使所(suo)(suo)述第二(er)(er)fpga模塊同(tong)時向(xiang)所(suo)(suo)述用戶(hu)空間傳(chuan)輸不同(tong)體制(zhi)的(de)雷達數據。

8.一種基于fpga的(de)雷達數據(ju)獲取方法，其特征在于，應用(yong)于如權利要求(qiu)1-7中任一項所述(shu)的(de)基于fpga的(de)雷達數據(ju)獲取系統，包括：

9.根據權利(li)要(yao)求8所(suo)述的(de)方法，其特(te)征在于，所(suo)述利(li)用(yong)所(suo)述pcie模塊(kuai)在接收到(dao)用(yong)戶端的(de)傳(chuan)(chuan)輸指(zhi)令后，基于預設的(de)傳(chuan)(chuan)輸程序將(jiang)所(suo)述解析數(shu)據傳(chuan)(chuan)輸至用(yong)戶空(kong)間，包(bao)括：

10.根據權利要求(qiu)9所(suo)述的(de)方法，其特征在于，所(suo)述基(ji)于所(suo)述映射(she)關系和所(suo)述解析數據的(de)地址，將所(suo)述fpga模(mo)塊中的(de)解析數據傳輸至用戶空間，包括(kuo)：

技術總結
本發明提供了一種基于FPGA的雷達數據獲取系統及方法。該系統包括：PCIE模塊和FPGA模塊，其中：第一FPGA模塊分別與第一存儲器和光電轉換模塊通信連接，第一FPGA模塊用于獲取第一存儲器中經過光電轉換處理后的雷達數據，并對雷達數據進行預處理；第一FPGA模塊和第二FPGA模塊通過串行解串器通信連接，第二FPGA模塊用于基于雷達數據的體制類型，對第一FPGA模塊中的預處理數據進行解析分類，并將解析數據存儲至第二存儲器中；第二FPGA模塊分別與第二存儲器和PCIE模塊通信連接，PCIE模塊用于在接收到用戶端的傳輸指令后，基于預設的傳輸程序將解析數據傳輸至用戶空間。本方案能夠便于用戶直接實時獲取雷達數據至操作系統用戶內存空間。

技術研發人員：周共健,苗振奎,李可毅
受保護的技術使用者：哈爾濱工業大學
技術研發日：
技術公布日：2024/8/1