專利名稱：進行從虛擬地址到物理地址的變換的地址變換裝置的制作方法
技術領域：
本發明涉及進行從虛擬地址到物理地址的變換的地址變換裝置，具體涉及附屬于操作虛擬存儲系統的中央處理裝置(CPUCentralProcessing Unit)而被使用的存儲器管理單元(MMUMemoryManagement Unit)內的地址變換用的翻譯后援緩沖器(以下稱為TLB(Translation Lookaside Buffer))。
背景技術：
操作虛擬存儲系統的CPU，在對命令與數據存取時輸出邏輯存儲空間上的虛擬存儲地址。但是，由于實際的命令與數據保持在物理空間上的物理地址中，采用MMU進行從虛擬地址到物理地址的變換。此時，為了高速進行地址變換，采用設于MMU內的TLB。
作為使用虛擬存儲系統的半導體裝置的傳統技術，例如，在日本專利文獻特開平4-262436號公報(第1欄～第2欄，圖3、4)中，公開了采用相聯存儲器(CAMContent Addressable Memory)單元為標記(tag)部分加以使用的地址變換緩沖電路的結構。換言之，公開了在標記部分上，在用以對多重虛擬存儲空間中的各空間進行識別的過程識別號和用以存取的有效地址之間加以比較的結構。
并且，在日本專利文獻特開平7-282587號公報(第13欄～第14欄，圖4)中，公開了為實現從虛擬地址到物理地址的地址變換中所使用的TLB的高速化而降低匹配線的寄生電容的CAM的結構例。
對于高速進行從虛擬地址到物理地址的地址變換請求，一直以來，雖然用降低匹配線的寄生電容等方法實現地址變換的高速化，實際上卻未達到足夠的高速。
發明內容
本發明旨在解決上述課題，提供以較少的電力損耗能夠進行從虛擬地址到物理地址的變換的TLB。
本發明第一方面的地址變換裝置是一種進行從虛擬地址到物理地址的地址變換的地址變換裝置，其中設有保持所述物理地址的數據的數據輸入部分；以及作為所述數據輸入部分的標記，將地址空間標識符與虛擬地址加以存儲的標記輸入部分。所述標記輸入部分包括保持所述地址空間標識符的地址空間標識符保持部分；將保持在所述地址空間標識符保持部分中的地址空間標識符保持值和新輸入的地址空間標識符輸入值加以比較的地址空間標識符比較判定部分；保持所述虛擬地址的虛擬地址保持部分；以及將保持在所述虛擬地址保持部分中的虛擬地址保持值和新輸入的虛擬地址輸入值加以比較的虛擬地址比較判定部分。所述虛擬地址比較判定部分設有，給其輸出線充電的充電電路與禁止給所述輸出線充電的充電禁止電路。該部分基于所述地址空間標識符保持值和所述地址空間標識符輸入值之間的比較結果，控制所述輸出線的電位狀態，規定地址變換時的所述虛擬地址保持值和所述虛擬地址輸入值的比較操作的執行或不執行。
本發明第二方面的地址變換裝置是一種進行從虛擬地址到物理地址的地址變換的地址變換裝置，其中設有保持所述物理地址的數據的數據輸入部分；以及作為所述數據輸入部分的標記，將地址空間標識符與虛擬地址加以存儲的標記輸入部分。所述標記輸入部分包括將關于所述標記輸入部分的數據是否有效的信息加以保持的有效位部分；保持所述地址空間標識符的地址空間標識符保持部分；將保持在所述地址空間標識符保持部分中的地址空間標識符保持值與保持在所述有效位部分中的有效位保持值和新輸入的地址空間標識符輸入值與有效位輸入值加以比較的地址空間標識符比較判定部分；保持所述虛擬地址的虛擬地址保持部分；以及將保持在所述虛擬地址保持部分中的虛擬地址保持值和新輸入的虛擬地址輸入值加以比較的虛擬地址比較判定部分。所述虛擬地址比較判定部分，基于所述地址空間標識符保持值和所述地址空間標識符輸入值的比較結果與關于所述標記輸入部分的數據是否有效的所述信息，規定地址變換時的所述虛擬地址保持值和所述虛擬地址輸入值的比較操作的執行或不執行。
圖1是說明本發明實施例1的TLB的結構的方框圖。
圖2是ASID比較判定部分的結構示圖。
圖3是虛擬地址比較判定部分的結構示圖。
圖4是CAM單元的結構示圖。
圖5是說明本發明實施例2的TLB的結構的方框圖。
圖6是說明本發明實施例3的TLB的結構的方框圖。
圖7是虛擬地址比較判定部分的結構示圖。
圖8是說明本發明實施例4的TLB的結構的方框圖。
圖9是說明有效位部分的結構的變形例的示圖。
圖10是說明有效位部分的結構的變形例的示圖。
(符號說明)102、102A、501 ASID比較判定部分；104、104A虛擬地址比較判定部分；105、401ASID匹配線；106、402虛擬地址匹配線；107ASID有效信號；202鎖存器；203ASID比較控制信號；304、602 OR門；502測試數據控制信號；503測試數據輸入信號；601選擇器；808標記輸入部分；809數據輸入部分；810ASID保持部分；811虛擬地址保持部分；812有效位部分；813CAM單元；1002虛擬地址比較控制信號。
具體實施例方式
(A.實施例1)(A-1.裝置結構)(A-1-1.整體結構)首先，參照圖1，就本發明實施例1的翻譯后援緩沖器(稱為TLB)100的結構進行說明。
如圖1所示，TLB100中主要設有控制操作的控制部分805、保持虛擬地址的標記部分806、保持與在標記部分806中保持的虛擬地址對應的物理地址數據部分807等。
通過虛擬地址輸入通路801，向控制部分805供給由位于外部的CPU(未作圖示)輸出的虛擬地址，并且，從保持表示其存取與哪個地址空間對應的地址空間標識符(稱為ASID)的ASID寄存器802，經由ASID輸入通路803供給ASID。再有，向控制部分805通知ASID寄存器802的內容變更的ASID寄存器變更通知信號101，由ASID寄存器802供給。
經由物理地址輸出通路804，從控制部分805向外部輸出物理地址。
并且，控制部分805和標記部分806之間經由如下各通路相連從控制部分805向標記部分806輸入ASID的ASID發送通路814，控制ASID比較判定操作的ASID比較控制信號203的發送通路103，從控制部分805向標記部分806輸入虛擬地址的虛擬地址發送通路815，從控制部分805向標記部分806輸入有效位數據的有效位數據發送通路816，以及從控制部分805向標記部分806輸入對比較判定操作加以控制的虛擬地址比較控制信號1002的控制信號發送通路818。
并且，控制部分805和數據部分807之間，經由將由數據部分807讀出的物理地址送到控制部分805的物理地址發送通路821相連。
(A-1-2.標記部分的結構)
標記部分806設有多個保持成組的ASID與虛擬地址的標記輸入部分808。
標記輸入部分808內包括保持ASID的ASID保持部分810；保持虛擬地址的虛擬地址保持部分811；將保持在標記輸入部分808中的數據是否有效的信息加以保持的有效位部分812；對已輸入的ASID和在標記輸入部分808內的ASID保持部分810上的保持內容加以比較判定的ASID比較判定部分102；對已輸入的虛擬地址和在標記輸入部分808內的虛擬地址保持部分811上的保持內容以及已輸入的有效位數據和在有效位部分812上的保持內容加以比較判定的虛擬地址比較判定部分104。
ASID比較判定部分102與虛擬地址比較判定部分104在每個標記輸入部分808上各設置一個。
這里，ASID保持部分810與虛擬地址保持部分811由多個相聯存儲器單元(稱為CAM單元)813構成，而有效位部分812由一個CAM單元構成。另外，有效位部分812用以通過比較簡單的信息明示保持在標記輸入部分808上的數據是否有效，例如，在完全沒有數據的標記輸入部分808中，將數據0保持在有效位部分812的CAM單元813上，在某些有數據的標記輸入部分808中，在有效位部分812的CAM單元813上保持數據1等。
在標記輸入部分808內的ASID保持部分810的多個CAM單元813，通過ASID匹配線105并聯連接，同時與ASID比較判定部分105相連。另外。ASID匹配線105在ASID的比較操作時被使用。
并且，在標記輸入部分808內的虛擬地址保持部分811的多個CAM單元813與有效位部分812內的CAM單元813，通過虛擬地址匹配線106并聯連接，同時跟與該標記輸入部分808對應的虛擬地址比較判定部分104相連。再有，虛擬地址匹配線106在虛擬地址與有效位的比較操作時被使用。
并且，還從ASID比較判定部分102向虛擬地址比較判定部分104供給ASID有效信號107。
(A-1-3.數據部分的結構)數據部分807設有多個保持一個物理地址的數據的數據輸入部分809，該數據輸入部分809的個數與標記部分806的標記輸入部分808相同，一個數據輸入部分809和一個標記輸入部分808成對操作。
換言之，對各數據輸入部分809起標記作用的部分是與之成對的標記輸入部分808，在標記部分806內的各標記輸入部分808的虛擬地址匹配線106的值，經由比較結果通知通路820送到數據部分807，并供給與標記輸入部分808成對的數據輸入部分809。
(A-1-4.ASID比較判定部分的結構)圖2是一例ASID比較判定部分102的電路結構。如圖2所示，ASID比較判定部分102中設有P溝道型MOS晶體管201和鎖存器202。
MOS晶體管201的源極與電源PS相連，而漏極與ASID匹配線105相連。并且，MOS晶體管201的柵極被供給控制ASID比較操作的ASID比較控制信號203(比較控制信號)。
鎖存器202的控制輸入端子(C)上，被供給ASID比較控制信號203，數據輸入端子(D)與ASID匹配線105相連。
從鎖存器202的輸出端子(O)輸出ASID有效信號107，供給虛擬地址比較判定部分104。
(A-1-5.虛擬地址比較判定部分的結構)圖3是一例虛擬地址比較判定部分104的電路結構。如圖3所示，虛擬地址比較判定部分104中設有P溝道型MOS晶體管301、N溝道型MOS晶體管302、倒相器303和OR門304。
MOS晶體管301的源極與電源PS相連，漏極與虛擬地址匹配線106相連；而MOS晶體管302的源極與接地端GND相連，漏極與虛擬地址匹配線106相連。
倒相器303的輸入端被供給ASID有效信號107，其輸出端與MOS晶體管302的柵極與OR門304的一個輸入端相連。
并且，OR門304的另一輸入端上被供給控制比較操作的虛擬地址比較控制信號1002(比較控制信號)，其輸出端與MOS晶體管301的柵極相連，而倒相器303的輸出端與N溝道型MOS晶體管302的柵極相連。這里，虛擬地址比較控制信號1002是從控制部分805經由控制信號發送通路818，供給與標記部分806的各標記輸入部分808對應的虛擬地址比較判定部分104的信號。
(A-1-6.CAM單元的結構)圖4是一例CAM單元813的電路結構。如圖4所示，CAM單元813中設有根據TLB100的操作狀態，保持ASID、虛擬地址和有效位數據中的任意一種的存儲電路901；CMOS傳輸門(以下稱為TG)903A與903B；以及N溝道型MOS晶體管905。
存儲電路901中設有其柵極與字線WL連接的N溝道型MOS晶體管9011與9013，以及反相并聯連接的倒相器9013與9014。
倒相器9013的輸入端與倒相器9014的輸出端與MOS晶體管9011的源極相連，MOS晶體管9011的漏極與位線BL1相連。并且，倒相器9013的輸出端和倒相器9014的輸入端與MOS晶體管9012的源極相連，MOS晶體管9012的漏極與位線BL2相連。
從MOS晶體管9011的源極輸出表示存儲電路901所保持的值的正邏輯值的存儲正信號902A，并且，從MOS晶體管9012的源極輸出表示存儲電路901所保持的值的負邏輯值的存儲負信號902B。
存儲負信號902A被供給構成TG903A的P溝道型MOS晶體管的柵極與構成TG903B的N溝道型MOS晶體管的柵極。
并且，存儲負信號902B被供給構成TG903A的N溝道型MOS晶體管的柵極與構成TG903B的P溝道型MOS晶體管的柵極。
而且，TG903A的源極被供給比較正信號904A，TG903B的源極被供給比較負信號904B，而TG903A與TG903B的漏極與MOS晶體管905的柵極相連。
這里，比較正信號904A是表示從控制部分805輸入的ASID或虛擬地址或有效位數據的正邏輯值的信號。
而比較負信號904B是表示從控制部分805輸入的ASID或虛擬地址或有效位數據的負邏輯值的信號。
再有，MOS晶體管905的漏極與ASID匹配線105(或虛擬地址匹配線106)相連，其源極與接地端GND相連。
(A-2.裝置操作)接著，參照圖1～圖3，就TLB100的操作進行說明。
首先，TLB100未進行地址變換操作時，從控制部分805經由ASID比較控制信號發送通路103向標記部分806的各標記輸入部分808的ASID比較判定部分102供給的ASID比較控制信號成為L電平(低電位電平)。
因此，ASID比較判定部分102(圖2)的MOS晶體管201成為導通狀態，ASID匹配線105被充電至H電平(高電位電平)。
在ASID寄存器802的內容已被改寫時，用ASID寄存器變更通知信號101向控制部分805通知ASID寄存器802的內容被改寫的情況。
ASID寄存器802的內容被改寫的情況已通知到控制部分805時，或者標記部分806的某些標記輸入部分808的ASID保持部分810的保持內容已被變更時，控制部分805開始ASID比較操作。
具體說，若以ASID寄存器802的內容已被改寫時為例，控制部分805對多個標記輸入部分808的全部，執行被改寫的ASID寄存器802的內容(ASID輸入值)和ASID保持部分810的保持內容(ASID保持值)的比較操作(ASID比較操作)。
所謂ASID保持部分810的保持內容被加以變更的場合，是指改寫標記輸入部分808內的數據的場合，其操作與ASID寄存器802的改寫不同。
進行ASID比較操作時，保持在ASID寄存器802中的ASID經由ASID輸入通路803輸入到控制部分805。并且，進行ASID比較操作時，從控制部分805經由ASID比較控制信號發送通路103向標記部分806的各標記輸入部分808的ASID比較判定部分102供給的ASID比較控制信號成為H電平。
ASID比較控制信號成為H電平時，ASID比較判定部分102的P溝道型MOS晶體管201成為截止狀態。
接著，ASID從控制部分805經由ASID發送通路814被供給標記部分806，然后被供給各標記輸入部分808的ASID保持部分810的多個CAM單元813。
被供給ASID保持部分810的ASID被供給各對應的CAM單元813(圖4)，其正邏輯值以比較正信號904A供給，其負邏輯值以比較負信號904B供給。
(A-2-1.CAM單元、標記部分的操作)在CAM單元813中，存儲電路901保持數據1時，存儲正信號902A成為H電平，存儲負信號902B成為L電平；而存儲電路901保持數據0時，存儲正信號902A成為L電平，存儲負信號902B成為H電平。
在存儲電路901保持數據1時TG903A成為截止狀態，TG903B成為導通狀態；而保持數據0時TG903A成為導通狀態，TG903B成為截止狀態。
因而，存儲電路901保持數據1時，比較負信號904B經由TG903B供給MOS晶體管905的柵極；保持數據0時，比較正信號904A經由TG903A供給MOS晶體管905的柵極。
因此，在存儲電路901保持數據1的場合，比較值為1時，即比較正信號904A為H電平且比較負信號904B為L電平時，MOS晶體管905的柵極成為L電平，MOS晶體管905成為截止狀態。
并且，在存儲電路901保持數據0的場合，比較值為0時，即比較正信號904A為L電平且比較負信號904B為H電平時，MOS晶體管905的柵極成為L電平，MOS晶體管905成為截止狀態。
另一方面，在存儲電路901保持數據1的場合，比較值為0時，即比較正信號904A為L電平且比較負信號904B為H電平時，MOS晶體管905的柵極成為H電平，MOS晶體管905成為導通狀態。
并且，在存儲電路901保持數據0的場合，比較值為1時，即比較正信號904A為H電平且比較負信號904B為L電平時，N溝道型MOS晶體管905的漏極成為H電平，MOS晶體管905成為導通狀態。
換言之，存儲電路901的保持值和比較值一致時，MOS晶體管905成為截止狀態，不一致時MOS晶體管905成為導通狀態。
結果，ASID匹配線105在ASID保持部分810內的所有CAM單元813上存儲電路901的保持值和比較值相一致時，各CAM單元813內的MOS晶體管905成為截止狀態，因此，維持H電平。另一方面，在ASID保持部分810內的多個CAM單元813中，至少有一個存儲電路901的保持值和比較值不一致時，該不一致的CAM單元813內的MOS晶體管905成為導通狀態，因此，從H電平放電至L電平。
例如，在ASID保持部分810中，保持的ASID和被輸入的ASID全部一致時，ASID匹配線105維持H電平，而保持的ASID和輸入的ASID中至少有一個不一致時，ASID匹配線105就放電至L電平。
同樣，在虛擬地址保持部分811中，保持的虛擬地址和輸入的虛擬地址全部一致時，虛擬地址匹配線106維持H電平，而保持的虛擬地址和輸入的虛擬地址中至少有一個不一致時，虛擬地址匹配線106放電至L電平。
(A-2-2.ASID比較判定部分、虛擬地址比較判定部分的操作)
從控制部分805經由ASID比較控制信號發送通路103供給標記部分806的ASID比較控制信號為H電平時，與各標記輸入部分808內的ASID比較判定部分102相連的ASID比較控制信號203(圖2)成為H電平。
在ASID比較判定部分102內的鎖存器202，獲取ASID匹配線105的值，并在ASID比較操作結束且ASID比較控制信號203成為L電平時，保持取得的ASID匹配線105的值。
從鎖存器202的輸出端子(O)輸出ASID有效信號107，然后該信號輸入到對應于有該ASID比較判定部分102的標記輸入部分808設置的虛擬地址比較判定部分104。
換言之，在ASID比較操作的結果顯示輸入的ASID和保持的ASID相一致的標記輸入部分808中，該ASID匹配線105維持H電平，H電平的ASID有效信號107被輸入到對應的虛擬地址比較判定部分104。
另一方面，在輸入的ASID和保持的ASID不一致的標記輸入部分808中，該ASID匹配線105放電至L電平，L電平的ASID有效信號107被輸入到對應的虛擬地址比較判定部分104。
在虛擬地址比較判定部分104中，ASID有效信號107為L電平時，經由倒相器303(圖3)與OR門304，向MOS晶體管301的柵極供給H電平的信號，并且，經由倒相器303向MOS晶體管302的柵極供給H電平的信號。
因此，MOS晶體管301成為截止狀態，而MOS晶體管302成為導通狀態，虛擬地址匹配線106經由MOS晶體管302放電而成為L電平。
并且，ASID有效信號107為H電平時，經由倒相器303向MOS晶體管302的柵極供給L電平的信號，并且，經由OR門304向MOS晶體管301的柵極供給與虛擬地址比較控制信號1002相同電平的信號。
因此，MOS晶體管302成為截止狀態，MOS晶體管301在虛擬地址比較控制信號1002為L電平時成為導通狀態，在虛擬地址比較控制信號1002為H電平時成為截止狀態。
再有，TLB100不進行地址變換操作時，虛擬地址比較控制信號1002成為L電平。
因此，在與ASID有效信號107為H電平的標記輸入部分808對應的虛擬地址比較判定部分104中，MOS晶體管301成為導通狀態，虛擬地址匹配線106被充電至H電平。
另一方面，在與ASID有效信號107為L電平的標記輸入部分808對應的虛擬地址比較判定部分104中，MOS晶體管302成為導通狀態，虛擬地址匹配線106放電至L電平。
再有，由電源PS、MOS晶體管301以及連接它們并將MOS晶體管301的漏極連接在虛擬地址匹配線106的布線等構成的電路，可稱為用以給功能上可為輸出線的虛擬地址匹配線106充電的充電電路，并且，由OR門304及其輸入線與輸出線等構成的電路，可稱為禁止向功能上可為輸出線的虛擬地址匹配線106充電的充電禁止電路。
(A-2-3.從虛擬地址到物理地址的變換)在進行從虛擬地址到物理地址的變換之前，在虛擬地址比較判定部分104中進行虛擬地址的比較操作。
為此，首先虛擬地址經由虛擬地址輸入通路801輸入控制部分805。接著，從控制部分805經由控制信號發送通路818向各虛擬地址比較判定部分104供給的虛擬地址比較控制信號1002成為H電平，MOS晶體管301(圖3)成為截止狀態。此時，由于MOS晶體管302已成為截止狀態，虛擬地址匹配線106在H電平被維持的狀態下成為浮動狀態。
接著，虛擬地址從控制部分805經由虛擬地址發送通路815輸入到標記部分806的各標記輸入部分808，并供給各虛擬地址保持部分811的多個CAM單元813。
并且，有效位數據從控制部分805經由有效位數據發送通路816輸入到標記部分806，并供給各標記輸入部分808的有效位部分812的CAM單元813。
再有，供給虛擬地址保持部分811與有效位部分812的虛擬地址與有效位數據，被供給各自對應的CAM單元813，正邏輯值以比較正信號904A供給，負邏輯值以比較負信號904B供給。
在虛擬地址保持部分811與有效位部分812內的CAM單元813中，用已說明的操作進行保持值和比較值的比較。
具體說，在該標記輸入部分808的虛擬地址保持部分811與有效位部分812所包含的所有CAM單元813中，存儲電路901的保持值和比較值一致時，各標記輸入部分808的虛擬地址匹配線106維持H電平，在至少有一個不一致時被放電至L電平。
在每個標記輸入部分808中保持的虛擬地址和有效位數據，與輸入的虛擬地址和有效位數據全部一致時，虛擬地址匹配線106維持H電平，而至少有一個不一致時，虛擬地址匹配線106就被放電至L電平。在虛擬地址比較判定部分104中的比較操作的結果為虛擬地址匹配線106維持H電平時，該標記輸入部分808成為有與輸入的ASID和虛擬地址對應的物理地址的數據輸入部分809的標記。
若虛擬地址的比較操作結束，在預定的定時，虛擬地址匹配線106的值(這里為H電平)經由比較結果通知通路820供給數據部分807，而被供給H電平的數據輸入部分809上保持的物理地址，經由物理地址發送通路821傳送給控制部分805，再經由物理地址輸出通路804輸出，實現從虛擬地址到物理地址的變換。再有，輸出的物理地址被供給外部的超高速緩沖存儲器或外圍電路。
還有，虛擬地址的比較操作的結果表示保持值和比較值不一致時，虛擬地址匹配線106被放電至L電平，該標記輸入部分808不成為有與輸入的ASID和虛擬地址對應的物理地址的數據輸入部分809的標記。并且，由于虛擬地址匹配線106為L電平，即使向數據部分807供給也不會進行地址變換。
以上，說明了在虛擬地址保持部分811與有效位部分812中的保持值和比較值不一致時，虛擬地址匹配線106被放電至L電平的情況，但也可采用在一致時被放電至L電平的結構，本發明也適用于這種情況。
(A-3.效果)如以上說明，在TLB100中，設置了將輸入ASID保持部分810的ASID和保持的ASID的比較結果輸出的ASID匹配線105，同時設置了將輸入虛擬地址保持部分811和有效位部分812的虛擬地址和有效位數據與保持的虛擬地址和有效位數據的比較結果輸出的虛擬地址匹配線106，并在ASID匹配線105上連接ASID比較判定部分102，因此，在ASID寄存器802的內容被改寫的場合，或者某些標記輸入部分808的ASID保持部分810的保持內容被變更的場合，能夠只對ASID進行比較操作。
并且，在進行從虛擬地址到物理地址的變換操作時，只對虛擬地址與有效位數據進行比較操作。
結果，進行從虛擬地址到物理地址的變換操作時，可以只放電與虛擬地址保持部分811和有效位部分812的匹配線電容以及與放電晶體管(各CAM單元813內的MOS晶體管905)的漏極電容相對應的電荷，能夠不放電與ASID保持部分810的匹配線電容與放電晶體管的漏極電容對應的電荷而完成操作，從而能夠減少耗電，并且還能提高比較速度。
并且，將ASID比較結果作為ASID有效信號107供給虛擬地址比較判定部分104，在ASID的比較結果不一致時，將虛擬地址匹配線106固定于L電平，因此，在進行從虛擬地址到物理地址的變換操作時，虛擬地址比較判定部分104只將ASID的比較結果一致的標記輸入部分808作為虛擬地址的比較對象，從而能夠削減由ASID的比較結果不一致的標記輸入部分808的虛擬地址匹配線106的放電造成的耗電。
(B.實施例2)(B-1.裝置結構)參照圖5，就本發明實施例2的TLB200的結構進行說明。另外，與圖1所示的TLB100相同的結構采用相同的符號，不再重復說明。
如圖5所示，在TLB200的各標記輸入部分808中，通過ASID匹配線401，并聯連接ASID保持部分810的多個CAM單元813和有效位部分812的CAM單元813，同時也與ASID比較判定部分102A相連。
并且，通過虛擬地址匹配線402連接虛擬地址保持部分811的多個CAM單元813和與含有該虛擬地址保持部分811的標記輸入部分808對應的虛擬地址比較判定部分104A。
這里，ASID比較判定部分102A進行被輸入標記輸入部分808的ASID和有效位數據和在ASID保持部分810與有效位部分812上的保持內容之間的比較判定，而虛擬地址比較判定部分104A進行被輸入標記輸入部分808的虛擬地址和虛擬地址保持部分811的保持內容之間的比較判定。
再有，ASID比較判定部分102A的結構與參照圖2說明的ASID比較判定部分102相同，只是用ASID匹配線401取代了ASID匹配線105。
并且，虛擬地址比較判定部分104A的結構與參照圖3說明的虛擬地址比較判定部分104相同，只是用虛擬地址匹配線402取代了虛擬地址匹配線106。
(B-2.裝置操作)接著參照圖5，就TLB200的操作進行說明。另外，不進行地址變換操作時的操作與TLB100相同，因此省略說明。
ASID寄存器802的內容被改寫時，用ASID寄存器變更通知信號101向控制部分805通知ASID寄存器802的內容被改寫的情況。
ASID寄存器802的內容被改寫的情況已通知到控制部分805時，或者標記部分806的某些標記輸入部分808的ASID保持部分810的保持內容已被變更時，控制部分805開始ASID比較操作。
進行ASID比較操作時，在ASID寄存器802中保持的ASID，經由ASID輸入通路803輸入到控制部分805。并且，進行ASID比較操作時，從控制部分805經由ASID比較控制信號發送通路103向標記部分806的各標記輸入部分808的ASID比較判定部分102供給的ASID比較控制信號成為H電平。
ASID比較控制信號成為H電平時，ASID比較判定部分102的P溝道型MOS晶體管201成為截止狀態。
接著，ASID從控制部分805經由ASID發送通路814被供給標記部分806，并供給各標記輸入部分808的ASID保持部分810的多個CAM單元813。
并且，有效位數據從控制部分805經由有效位數據發送通路816被輸入到標記部分806，并供給各標記輸入部分808的有效位部分812的CAM單元813。
再有，供給ASID保持部分810與有效位部分812的ASID與有效位數據，被供給各自對應的CAM單元813(圖4)，其正邏輯值以比較正信號904A供給，其負邏輯值以比較負信號904B供給。
另外，在ASID保持部分810與有效位部分812內的CAMI單元813中，以上述的操作進行保持值和比較值之間的比較。
換言之，在該標記輸入部分808的ASID保持部分810與有效位部分812所包含的所有CAM單元813中，存儲電路901的保持值和比較值一致時，各標記輸入部分808的ASID匹配線401維持H電平，在CAM單元813中至少有一個與存儲電路901的保持值與比較值不一致時被放電至L電平。
即，在每個標記輸入部分808上保持的ASID和有效位數據與輸入的ASID和有效位數據一致時，ASID匹配線401維持H電平，不一致時，ASID匹配線401放電至L電平。
另外，ASID比較判定部分102A的操作與實施例1中說明的ASID比較判定部分102相同，不再重復說明。但是，在ASID比較操作的結果顯示輸入的ASID和有效位數據與保持的ASID和有效位數據一致的標記輸入部分808中，該ASID匹配線401維持H電平，H電平的ASID有效信號107被輸入對應的虛擬地址比較判定部分104A。
另一方面，在輸入的ASID和有效位數據與保持的ASID和有效位數據不一致的標記輸入部分808中，該ASID匹配線401被放電至L電平，L電平的ASID有效信號107被輸入對應的虛擬地址比較判定部分104A。
再有，不進行地址變換操作時的虛擬地址比較判定部分104A的操作與實施例1中說明的虛擬地址比較判定部分104相同，不再重復說明。
在進行從虛擬地址到物理地址的變換之前，在虛擬地址比較判定部分104A中進行虛擬地址的比較操作。為此，首先通過虛擬地址輸入通路801，向控制部分805輸入虛擬地址。接著，從控制部分805經由控制信號發送通路818供給各虛擬地址比較判定部分104A的虛擬地址比較控制信號1002成為H電平，P溝道型MOS晶體管301(圖3)成為截止狀態。此時，由于MOS晶體管302已成為截止狀態，虛擬地址匹配線402在維持H電平的狀態下成為浮動狀態。
接著，虛擬地址從控制部分805經由虛擬地址發送通路815輸入到標記部分806的各標記輸入部分808，并供給各虛擬地址保持部分811的多個CAM單元813。
再有，供給虛擬地址保持部分811的虛擬地址被供給各自對應的CAM單元813，其正邏輯值以比較正信號904A供給，其邏輯值以比較負信號904B供給。
然后，在虛擬地址保持部分811內的CAM單元813中，用已說明的操作進行保持值和比較值之間的比較。
具體說，在該標記輸入部分808的虛擬地址保持部分811內的所有CAM單元813中，存儲電路901的保持值和比較值一致時，各標記輸入部分808的虛擬地址匹配線402維持H電平，而CAM單元813中至少有一個存儲電路901的保持值和比較值不一致時被放電至L電平。
虛擬地址的比較操作結束時，按預定的定時，虛擬地址匹配線402的值(這里為H電平)，經由比較結果通知通路820供給數據部分807，被供給H電平的數據輸入部分809上保持的物理地址，經由物理地址發送通路821傳送給控制部分805，再經物理地址輸出通路804輸出，于是，從虛擬地址到物理地址的變換結束。
以上，說明了虛擬地址匹配線402在虛擬地址保持部分811中的保持值和比較值不一致時被放電至L電平的情形，但也可采用一致時放電至L電平的結構，本發明也適用這種情況。
(B-3.效果)如以上說明，在TLB200中，設置了將輸入ASID保持部分810及有效位部分812的ASID和有效位數據與被保持的ASID和有效位數據的比較結果加以輸出的ASID匹配線401，同時設置了將輸入虛擬地址保持部分811的虛擬地址和被保持的虛擬地址之間的比較結果輸出的虛擬地址匹配線402，在ASID匹配線401上連接ASID比較判定部分102A，因此，ASID寄存器802的內容被改寫的場合，或者某些標記輸入部分808的ASID保持部分810的保持內容或有效位部分812的保持內容被變更的場合，能夠只對ASID和有效位數據進行比較操作。
并且，在進行從虛擬地址到物理地址的變換操作時，能夠只對虛擬地址進行比較操作。
結果，在進行從虛擬地址到物理地址的變換操作時，只將與虛擬地址保持部分811的布線電容和放電晶體管(各CAM單元813內的MOS晶體管905)的漏極電容對應的電荷放電，而無需將與ASID保持部分810的布線電容和放電晶體管的漏極電容對應的電荷放電就可完成變換操作，因此，能夠減少耗電，并能提高比較速度。
再有，ASID寄存器802被變更的頻度少于進行從虛擬地址到物理地址的變換操作的頻度，即使進行對ASID與有效位數據的比較操作，因耗電的增加產生的影響也很少。
并且，ASID比較時除了ASID外還進行有效位數據的比較，因此，只在各標記輸入部分808內保持內容有效且保持的ASID與ASID寄存器802的內容一致時，ASID有效信號107可被設為H電平，在其它情況下設為L電平。
通過將這種ASID有效信號107送到虛擬地址比較判定部分104A，在保持內容無效或被保持的ASID與ASID寄存器802的內容不一致時，虛擬地址匹配線402可被固定于L電平。因此，在進行從虛擬地址到物理地址的變換操作時，虛擬地址比較判定部分104A只將保持內容有效且保持的ASID與ASID寄存器802的值一致的標記輸入部分808設為虛擬地址的比較對象。通過這種結構的虛擬地址比較判定部分104A，能夠削減因保持內容無效或保持的ASID的比較結果不一致的標記輸入部分808的虛擬地址匹配線402的放電導致的耗電。
(C.實施例3)(C-1.裝置結構)(C-1-1.整體結構)參照圖6，就本發明實施例3的TLB300的結構進行說明。另外，與圖1所示的TLB100相同結構采用相同符號，不再重復說明。
如圖6所示，TLB300設有ASID比較判定部分501，以取代TLB100的ASID比較判定部分102。測試數據控制信號502(選擇控制信號)與測試數據輸入信號503(外部信號)被供給ASID比較判定部分501。
這里，測試數據控制信號502與測試數據輸入信號503，是例如從設于半導體芯片上的測試用電路或芯片外部的測試器等供給的TLB操作測試用信號。
在ASID比較判定部分501中，與ASID比較判定部分102同樣地生成ASID有效信號107，但ASID有效信號107不僅供給虛擬地址比較判定部分104，也向外部輸出。
另外，將向外部輸出ASID有效信號107的通路和從外部輸入測試數據輸入信號503的通路統稱為測試數據輸入輸出通路504。
(C-1-2.ASID比較判定部分的結構)圖7是一例ASID比較判定部分501的電路結構。如圖7所示，ASID比較判定部分501包括P溝道型MOS晶體管201、鎖存器202、選擇器601與OR門602。
MOS晶體管201的源極與電源PS相連，漏極與ASID匹配線105相連。并且，MOS晶體管201的柵極被供給控制ASID比較操作的ASID比較控制信號203。
選擇器601上被輸入測試數據控制信號502作為選擇操作的控制信號，被供給ASID匹配線105的信號與測試數據輸入信號503作為輸入信號，其輸出被供給鎖存器202的數據輸入端子(D)。
OR門602被供給測試數據控制信號502與ASID比較控制信號203，其輸出被供給鎖存器202的控制輸入端子(C)。
從鎖存器202的輸出端子(O)輸出ASID有效信號107，并供給虛擬地址比較判定部分104。
(C-2.裝置操作)接著參照圖6與圖7，就TLB300的操作進行說明。由于基本操作與TLB100相同，不再重復說明，只以ASID比較判定部分501的操作為中心進行說明。
在作為測試數據控制信號502提供L電平的信號時，選擇器601選擇ASID匹配線105，ASID匹配線105的信號輸入鎖存器202的數據輸入端子(D)。并且，測試數據控制信號502為L電平時，OR門602的輸出與ASID比較控制信號203一致。
因此，作為測試數據控制信號502提供L電平的信號時，實際上與實施例1的TLB100的結構相同，進行與TLB100相同的ASID比較操作和從虛擬地址到物理地址的變換操作。
另一方面，作為測試數據控制信號502提供H電平的信號時，選擇器601選擇測試數據輸入信號503，測試數據輸入信號503輸入鎖存器202的數據輸入端子(D)。
在測試數據控制信號502為H電平時，鎖存器202獲取數據輸入端子的值即測試數據輸入信號503的值，并作為ASID有效信號107加以輸出。
被供給ASID有效信號107即測試數據輸入信號503的虛擬地址比較判定部分104上，基于測試數據輸入信號503的電平，能夠任意設定虛擬地址匹配線106的充電或放電。
(C-3.效果)如上說明，在TLB300中，能夠用測試數據控制信號502，將ASID比較判定部分501的鎖存器202的輸出強制變更為測試數據輸入信號503的值，因此，即使不進行ASID比較操作時也能變更鎖存器202的輸出，也能夠容易地進行從虛擬地址到物理地址的變換操作的測試。
并且，由于將ASID有效信號107經由測試數據輸入輸出通路504向TLB外部輸出，能夠在TLB外部直接觀測ASID比較操作，能夠有效地對連續進行的虛擬地址比較操作和從虛擬地址到物理地址的變換操作進行測試。
(D.實施例4)(D-1.裝置結構)(D-1-1.整體結構)參照圖8，就本發明實施例4的TLB400的結構進行說明。另外，與圖5所示的TLB200和圖6所示的TLB300相同的結構采用相同符號，不再重復說明。
如圖8所示，TLB400設有ASID比較判定部分501A，以取代TLB200中的ASID比較判定部分102A。ASID比較判定部分501A上，被供給測試數據控制信號502與測試數據輸入信號503。
再有，ASID比較判定部分501A的結構與參照圖7說明的ASID比較判定部分501A基本相同，故不再重復說明。但取代ASID匹配線105的值而被供給ASID匹配線401的值，作為選擇器601的輸入數據。
(D-2.裝置操作)接著參照圖7與圖8，就TLB400的操作進行說明。另外，基本操作與TLB200相同，不再重復說明，只以ASID比較判定部分501A的操作為中心進行說明。
在作為測試數據控制信號502供給L電平的信號時，選擇器601選擇ASID匹配線401，ASID匹配線401的信號輸入鎖存器202的數據輸入端子(D)。并且，測試數據控制信號502為L電平時，OR門602的輸出與ASID比較控制信號203一致。
因此，作為測試數據控制信號502供給L電平的信號時，實際上與實施例2的TLB200的結構相同，進行與TLB200相同的ASID和有效位數據的比較操作和從虛擬地址到物理地址的變換操作。
另一方面，作為測試數據控制信號502供給H電平的信號時，選擇器601選擇測試數據輸入信號503，測試數據輸入信號503被輸入鎖存器202的數據輸入端子(D)。
并且，測試數據控制信號502為H電平時，鎖存器202獲取數據輸入端子的值，即測試數據輸入信號503的值，并作為ASID有效信號107輸出。
供給ASID有效信號107即測試數據輸入信號503的虛擬地址比較判定部分104中，能夠基于測試數據輸入信號503的電平，任意地設定虛擬地址匹配線402的充電或放電。
(D-3.效果)如上說明，在TLB400中，用測試數據控制信號502，將ASID比較判定部分501A的鎖存器202的輸出強制變更為測試數據輸入信號503的值，因此，即使在進行ASID與有效位數據的比較操作的場合也能變更鎖存器202的輸出，能夠容易地對從虛擬地址到物理地址的變換操作進行測試。
并且，將ASID有效信號107經由測試數據輸入輸出通路504向TLB外部輸出，因此，能夠在TLB外部直接觀測ASID與有效位數據的比較操作，能夠有效地對連續進行的虛擬地址比較操作與從虛擬地址到物理地址的變換操作進行測試。
(E.有效位部分的變形例)(E-1.適用實施例1與3的場合)參照圖1與圖6分別說明的、本發明實施例1與3的TLB100與300中，對有效位部分812由一個CAM單元813構成進行了說明，而對CAM單元813的結構，則參照圖4進行了說明。
但是，在有效位部分812中，可以采用普通的SRAM(靜態RAM)單元，以取代CAM單元813。這種情況下，采用如圖9所示的虛擬地址比較判定部分104的結構。
以下，參照圖9，就用SRAM單元構成有效位部分812時的理想的虛擬地址比較判定部分104的結構進行說明。
如圖9所示，作為構成有效位部分812的SRAM單元，能夠采用參照圖4說明的存儲電路901。
從MOS晶體管9011的源極輸出表示存儲電路901所保持的值的正邏輯值的存儲正信號902A，并且，從MOS晶體管9012的源極輸出表示存儲電路901所保持的值的負邏輯值的存儲負信號902B。
圖9所示的虛擬地址比較判定部分104包括P溝道型MOS晶體管301、N溝道型MOS晶體管302、OR門304以及NAND門305。
MOS晶體管301的源極與電源PS相連，漏極與虛擬地址匹配線106相連，而MOS晶體管302的源極與接地端GND相連，漏極與虛擬地址匹配線106相連。
NAND門305的一個輸入端被供給ASID有效信號107，另一輸入端被供給從存儲電路901輸出的存儲正信號902A，NAND門305的輸出端與MOS晶體管302的柵極和OR門304的一個輸入端相連。
OR門304的另一輸入端被供給控制比較操作的虛擬地址比較控制信號1002(比較控制信號)，OR門304的輸出端與MOS晶體管301的柵極相連。
假設有效位部分812中，存儲正信號902A為H電平、存儲負信號902B為L電平的場合為“valid(有效)”，而存儲正信號902A為L電平、存儲負信號902B為H電平的場合為“invalid(無效)”，則有效位部分812為“invalid”時，虛擬地址匹配線106被強制設為L電平。
另一方面，有效位部分812為“valid”時，根據虛擬地址的比較結果的邏輯值出現在虛擬地址匹配線106上。
(E-2.適用實施例2與4的場合)在本發明實施例2與4的TLB200與400中，也可以用普通的SRAM單元取代有效位部分812中的CAM單元813。這種情況下，采用如圖10所示的ASID比較判定部分102A的結構。
以下，參照圖10，就用SRAM單元構成有效位部分812時理想的ASID比較判定部分102A的結構進行說明。
如圖10所示，作為構成有效位部分812的SRAM單元，可以采用參照圖4說明的存儲電路901。另外，對于存儲電路901的結構，前面已作說明，故省略。
圖10所示的ASID比較判定部分102A包括P溝道型MOS晶體管2011、N溝道型MOS晶體管2012、OR門204和鎖存器202。
MOS晶體管2011的源極與電源PS相連，漏極與ASID匹配線401相連，MOS晶體管2012的源極與接地端GND相連，漏極與ASID匹配線401相連。
OR門204的一個輸入端被供給從存儲電路901輸出的存儲負信號902B，OR門204的另一輸入端被供給控制ASID比較操作的ASID比較控制信號203。OR門204的輸出端與MOS晶體管2011的柵極相連。并且，MOS晶體管2012的柵極被供給從存儲電路901輸出的存儲負信號902B。
并且，鎖存器202的控制輸入端子(C)被供給ASID比較控制信號203，數據輸入端子(D)與ASID匹配線401相連。從鎖存器202的輸出端子(0)輸出ASID有效信號107。
假設在有效位部分812中，存儲正信號902A為H電平、存儲負信號902B為L電平的場合為“valid(有效)”，而存儲正信號902A為L電平、存儲負信號902B為H電平的場合為“invalid(無效)”，則有效位部分812在“invalid”時，ASID匹配線401被強制設為L電平，從而ASID有效信號107成為L電平。
另一方面，有效位部分812為“valid”時，根據ASID的比較結果的邏輯值出現在ASID匹配線401上。
通過采用如圖10所示的結構，有效位部分812為“invalid”的場合，也不進行經MOS晶體管2011對ASID匹配線401的預充電，因此，能夠進一步降低耗電。
發明效果依據本發明第一方面的地址變換裝置，虛擬地址比較判定部分設有用以對該輸出線充電的充電電路與禁止對所述輸出線的充電的充電禁止電路，基于地址空間標識符保持值和所述地址空間標識符輸入值的比較結果控制輸出線的電位狀態，規定地址變換時的所述虛擬地址保持值和虛擬地址輸入值的比較操作的執行或不執行，因此，通過地址空間標識符的比較結果，在虛擬地址比較判定部分上無需進行比較操作，從而能夠削減耗電。并且，進行從虛擬地址到物理地址的變換操作時，地址空間標識符保持部分與地址空間標識符比較判定部分未被使用的狀態下完成變換操作，因此，能夠削減耗電，并且能夠降低寄生電容，因此能提高比較速度。
依據本發明第二方面的地址變換裝置，虛擬地址比較判定部分，基于地址空間標識符保持值和地址空間標識符輸入值的比較結果和標記輸入部分的數據是否有效的信息，規定地址變換時的虛擬地址保持值和虛擬地址輸入值的比較操作的執行或不執行，因此，通過地址空間標識符的比較結果與標記輸入部分的數據是否有效的信息，在虛擬地址比較判定部分上不進行比較操作就可完成，從而能夠削減耗電。并且，關于標記輸入部分的數據是否有效的信息也作為判斷材料使用，因此，標記輸入部分的數據的有效性也成為判斷對象，能夠提高比較精度。并且，在進行從虛擬地址到物理地址的變換操作時，地址空間標識符保持部分與地址空間標識符比較判定部分未被使用的狀態下完成變換操作，因此，能夠削減耗電，并且也能降低寄生電容，因此也能提高比較速度。
權利要求
1.一種進行從虛擬地址到物理地址的地址變換的地址變換裝置，其中設有保持所述物理地址的數據的數據輸入部分，以及作為所述數據輸入部分的標記，將地址空間標識符與虛擬地址加以存儲的標記輸入部分；所述標記輸入部分包括，保持所述地址空間標識符的地址空間標識符保持部分，將保持在所述地址空間標識符保持部分中的地址空間標識符保持值和新輸入的地址空間標識符輸入值加以比較的地址空間標識符比較判定部分，保持所述虛擬地址的虛擬地址保持部分，以及將保持在所述虛擬地址保持部分中的虛擬地址保持值和新輸入的虛擬地址輸入值加以比較的虛擬地址比較判定部分；所述虛擬地址比較判定部分設有給其輸出線充電的充電電路與禁止給所述輸出線充電的充電禁止電路，該部分基于所述地址空間標識符保持值和所述地址空間標識符輸入值之間的比較結果，控制所述輸出線的電位狀態，規定地址變換時的所述虛擬地址保持值和所述虛擬地址輸入值的比較操作的執行或不執行。
2.如權利要求1所述的地址變換裝置，其特征在于所述地址空間標識符保持部分與所述虛擬地址保持部分由相聯存儲器構成；構成所述地址空間標識符保持部分的相聯存儲器單元與地址空間標識符比較用匹配線相連，同時與所述地址空間標識符比較判定部分相連；構成所述虛擬地址保持部分的相聯存儲器單元與虛擬地址比較用匹配線相連，同時與所述虛擬地址比較判定部分相連；所述虛擬地址比較判定部分接受所述地址空間標識符比較判定部分的比較結果信號，當所述地址空間標識符保持值和所述地址空間標識符輸入值一致時，將所述虛擬地址比較用匹配線保持在浮動狀態，至少進行所述虛擬地址保持值和所述虛擬地址輸入值之間的比較。
3.如權利要求2所述的地址變換裝置，其特征在于還包括保持關于所述標記輸入部分的數據是否有效的信息的有效位部分；所述有效位部分由相聯存儲器構成；所述虛擬地址比較用匹配線也與構成所述有效位部分的相聯存儲器單元相連；所述虛擬地址比較判定部分并對保持在所述有效位部分的有效位保持值和新輸入的有效位輸入值進行比較。
4.一種進行從虛擬地址到物理地址的地址變換的地址變換裝置，其中設有保持所述物理地址的數據的數據輸入部分，以及作為所述數據輸入部分的標記，將地址空間標識符與虛擬地址加以存儲的標記輸入部分；所述標記輸入部分包括，將關于所述標記輸入部分的數據是否有效的信息加以保持的有效位部分，保持所述地址空間標識符的地址空間標識符保持部分，將保持在所述地址空間標識符保持部分中的地址空間標識符保持值與保持在所述有效位部分中的有效位保持值和新輸入的地址空間標識符輸入值與有效位輸入值加以比較的地址空間標識符比較判定部分，保持所述虛擬地址的虛擬地址保持部分，以及將保持在所述虛擬地址保持部分中的虛擬地址保持值和新輸入的虛擬地址輸入值加以比較的虛擬地址比較判定部分；所述虛擬地址比較判定部分，基于所述地址空間標識符保持值和所述地址空間標識符輸入值的比較結果以及關于所述標記輸入部分的數據是否有效的所述信息，規定地址變換時的所述虛擬地址保持值和所述虛擬地址輸入值的比較操作的執行或不執行。
5.如權利要求4所述的地址變換裝置，其特征在于所述地址空間標識符比較判定部分，基于所述有效位保持值，規定所述地址空間標識符保持值與所述地址空間標識符輸入值的比較操作的執行或不執行。
6.如權利要求5所述的地址變換裝置，其特征在于所述地址空間標識符保持部分、所述虛擬地址保持部分和所述有效位部分由相聯存儲器構成；構成所述地址空間標識符保持部分的相聯存儲器單元與構成所述有效位部分的相聯存儲器單元，由地址空間標識符比較用匹配線并聯連接，同時與所述地址空間標識符比較判定部分相連；構成所述虛擬地址保持部分的相聯存儲器單元與虛擬地址比較用匹配線相連，同時與所述虛擬地址比較判定部分相連；所述虛擬地址比較判定部分接受所述地址空間標識符比較判定部分的比較結果信號，所述地址空間標識符保持值和所述有效位保持值與所述地址空間標識符輸入值和所述有效位輸入值一致時，將所述虛擬地址比較用匹配線保持在浮動狀態，進行所述虛擬地址保持值和所述虛擬地址輸入值的比較。
7.如權利要求2或權利要求6所述的地址變換裝置，其特征在于所述地址空間標識符比較判定部分設有MOS晶體管和鎖存器；所述MOS晶體管的第一主電極與電源相連，其第二主電極與所述地址空間標識符比較用匹配線相連，其控制電極被供給用以控制比較操作的比較控制信號；所述鎖存器的數據輸入端子與所述地址空間標識符比較用匹配線相連，其控制輸入端子被供給所述比較控制信號，其輸出端子輸出所述比較結果信號。
8.如權利要求2或權利要求7所述的地址變換裝置，其特征在于所述虛擬地址比較判定部分設有串聯連接的不同導電型的第一與第二MOS晶體管，倒相器，以及OR門；所述第一MOS晶體管的第一主電極與第一電源相連，其第二主電極與所述虛擬地址比較用匹配線相連；所述第二MOS晶體管的第一主電極與所述虛擬地址比較用匹配線相連，其第二主電極與第二電源相連；所述倒相器的輸入端被供給所述比較結果信號，其輸出端與所述第二MOS晶體管的控制電極和所述OR門的一個輸入端相連；所述OR門的另一輸入端被供給用以控制比較操作的比較控制信號，其輸出端與所述第一MOS晶體管的控制電極相連。
9.如權利要求2或權利要求7所述的地址變換裝置，其特征在于所述地址空間標識符比較判定部分還具有這樣的功能，接受來自外部的外部信號，選擇所述比較結果信號與所述外部信號中的一方，并供給所述虛擬地址比較判定部分；所述地址變換裝置還設有將所述比較結果信號向外部輸出的輸出通路。
10.如權利要求9所述的地址變換裝置，其特征在于所述地址空間標識符比較判定部分設有MOS晶體管，鎖存器，選擇器，以及OR門；所述MOS晶體管的第一主電極與電源相連，其第二主電極與所述地址空間標識符比較用匹配線相連，其控制電極被供給用以控制比較操作的比較控制信號；所述選擇器，被供給選擇控制信號作為選擇操作的控制信號，并被供給所述地址空間標識符比較用匹配線的信號與所述外部信號作為輸入信號，其輸出被供給所述鎖存器的數據輸入端子；所述OR門的一個輸入端被供給所述比較控制信號，其另一輸入端被供給所述選擇控制信號，其輸出被供給所述鎖存器的控制輸入端子；所述鎖存器的輸出端子輸出所述比較結果信號或所述外部信號。
11.如權利要求3所述的地址變換裝置，其特征在于所述虛擬地址比較判定部分，基于所述地址空間標識符保持值和所述地址空間標識符輸入值的比較結果與所述有效位保持值，規定所述虛擬地址保持值和所述虛擬地址輸入值的比較操作的執行或不執行。
12.如權利要求1所述的地址變換裝置，其特征在于所述虛擬地址比較判定部分，在所述地址空間標識符保持值和所述地址空間標識符輸入值一致的場合，地址變換時進行所述虛擬地址保持值和所述虛擬地址輸入值之間的比較，在所述地址空間標識符保持值和所述地址空間標識符輸入值不一致的場合，地址變換時不進行所述虛擬地址保持值和所述虛擬地址輸入值之間的比較。
13.如權利要求4所述的地址變換裝置，其特征在于所述虛擬地址比較判定部分，在所述地址空間標識符保持值和所述地址空間標識符輸入值一致且所述有效位保持值和所述有效位輸入值一致的場合，地址變換時進行所述虛擬地址保持值和所述虛擬地址輸入值的比較；而在所述地址空間標識符保持值和所述地址空間標識符輸入值不一致或者所述有效位保持值和所述有效位輸入值不一致的場合，地址變換時不進行所述虛擬地址保持值和所述虛擬地址輸入值的比較。
全文摘要
在標記輸入部分(808)內設有ASID保持部分(810)、虛擬地址保持部分(811)、有效位部分(812)、ASID比較判定部分(102)、虛擬地址比較判定部分(104)。ASID保持部分(810)的多個CAM單元(813)通過ASID匹配線(105)并聯連接，然后與ASID比較判定部分(102)相連；而虛擬地址保持部分(811)的多個CAM單元(813)與有效位部分(812)內的CAM單元(813)，通過虛擬地址匹配線(106)并聯連接，然后與虛擬地址比較判定部分(104)相連。從ASID比較判定部分(102)向虛擬地址比較判定部分(104)供給ASID有效信號(107)。從而，提供能以較小的耗電高速地進行從虛擬地址到物理地址變換的TLB。
文檔編號G06F12/02GK1501260SQ200310114399
公開日2004年6月2日 申請日期2003年11月14日 優先權日2002年11月14日
發明者桝井規雄, 井規雄 申請人:株式會社瑞薩科技